组合逻辑电路器件.doc

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1、第四章 组合逻辑模块与其应用上一章介绍了组合逻辑电路的分析与设计方法。随着微电子技术的开展，现在许多常用的组合逻辑电路都有现成的集成模块，不需要我们用门电路设计。本章将介绍编码器、译码器、数据选择器、数值比拟器、加法器等常用组合逻辑集成器件，重点分析这些器件的逻辑功能、实现原理与应用方法。4.1 编码器一编码器的根本概念与工作原理编码将字母、数字、符号等信息编成一组二进制代码。例：键控8421BCD码编码器。左端的十个按键S0S9代表输入的十个十进制数符号09，输入为低电平有效，即某一按键按下，对应的输入信号为0。输出对应的8421码，为4位码，所以有4个输出端A、B、C、D。图4.1.1 键

2、控8421BCD码编码器由真值表写出各输出的逻辑表达式为：表 键控8421BCD码编码器真值表输 入输 出S9 S8S7S6S5S4 S3S2 S1 S0ABCDGS1 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 01 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 0 1 11 1 1 1 1 1 0 1 1 11 1 1 1 1 0 1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 0 1 1 1 1 1 11 1 0 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 10 1 1 1 1 1 1 1 1 10 0 0 0

3、00 0 0 0 10 0 0 1 10 0 1 0 10 0 1 1 10 1 0 0 10 1 0 1 10 1 1 0 10 1 1 1 11 0 0 0 11 0 0 1 1画出逻辑图，如下列图。其中GS为控制使能标志，当按下S0S9任意一个键时，GS=1，表示有信号输入；当S0S9均没按下时，GS=0，表示没有信号输入，此时的输出代码0000为无效代码。二二进制编码器 用n位二进制代码对2n个信号进展编码的电路称为二进制编码器。 3位二进制编码器有8个输入端3个输出端，所以常称为8线3线编码器，其功能真值表见表，输入为高电平有效。表 编码器真值表输 入输 出I0I1I2I3 I4I5

4、 I6 I7A2A1A01 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1由真值表写出各输出的逻辑表达式为：用门电路实现逻辑电路。图4.1.2 3位二进制编码器三优先编码器优先编码器允许同时输入两个以上的编码信号，编码器给所有的输入信号规定了优先顺序，当多个输入信号同时出现时，只对其中优先级最高的一个进展编码。74148是一种常

5、用的8线-3线优先编码器。其功能如表 所示，其中I0I7为编码输入端，低电平有效。A0A2为编码输出端，也为低电平有效，即反码输出。其他功能：1EI为使能输入端，低电平有效。2优先顺序为I7I0，即I7的优先级最高，然后是I6、I5、I0。3GS为编码器的工作标志，低电平有效。4EO为使能输出端，高电平有效。表 74148优先编码器真值表输 入输 出EII0I1I2I3 I4I5 I6 I7A2A1A0GSEO1 0 1 1 1 1 1 1 1 10 00 0 10 0 1 10 0 1 1 10 0 1 1 1 10 0 1 1 1 1 10 0 1 1 1 1 1 10 0 1 1 1 1

6、 1 1 11 1 1 1 11 1 1 1 00 0 0 0 10 0 1 0 10 1 0 0 10 1 1 0 11 0 0 0 11 0 1 0 11 1 0 0 11 1 1 0 1 其逻辑图如下列图。图4.1.3 74148优先编码器的逻辑图 四编码器的应用 1编码器的扩展集成编码器的输入输出端的数目都是一定的，利用编码器的输入使能端EI、输出使能端EO和优先编码工作标志GS，可以扩展编码器的输入输出端。图所示为用两片74148优先编码器串行扩展实现的16线4线优先编码器。图4.1.4 串行扩展实现的16线4线优先编码器它共有16个编码输入端，用X0X15表示；有4个编码输出端，用

7、Y0Y3表示。片1为低位片，其输入端I0I7作为总输入端X0X7；片2为高位片，其输入端I0I7作为总输入端X8X15。两片的输出端A0、A1、A2分别相与，作为总输出端Y0、Y1、Y2，片2的GS端作为总输出端Y3。片1的输出使能端EO作为电路总的输出使能端；片2的输入使能端EI作为电路总的输入使能端，在本电路中接0，处于允许编码状态。片2的输出使能端EO接片的输入使能端EI，控制片1工作。两片的工作标志GS相与，作为总的工作标志GS端。电路的工作原理为：当片2的输入端没有信号输入，即X8X15全为1时，GS2=1即Y3=1，EO2=0即EI1=0，片1处于允许编码状态。设此时X5=0，如此

8、片1的输出为A2A1A0=，由于片2输出A2A1A0=111，所以总输出Y3Y2Y1Y0=1010。当片2有信号输入，EO2=1即EI1=1，片1处于禁止编码状态。设此时X12=0即片2的I4=0，如此片2的输出为A2A1A0=011，且GS2=0。由于片1输出A2A1A0=111，所以总输出Y3Y2Y1Y0=0011。2组成8421BCD 编码器图所示是用74148和门电路组成的8421BCD编码器，输入仍为低电平有效，输出为8421DCD码。工作原理为： 当I9、I8无输入即I9、I8均为高平时，与非门G4的输出Y3=0，同时使74148的EI=0，允许74148工作，74148对输入I0

9、I7进展编码。如I5=0，如此A2A1A0=，经门G1、G2、G3处理后，Y2Y1Y0=101，所以总输出Y3Y2Y1Y0=0101。这正好是5的842lBCD码。当I9或I8有输入低电平时，与非门G4的输出Y3=1，同时使74148的EI=1，禁止74148工作，使A2A1A0=111。如果此时I9=0，总输出Y3Y2Y1Y0=1001。如果I8=0，总输出Y3Y2Y1Y0=1000。正好是9和8的842lBCD码。图 74148组成8421BCD编码器4.2 译码器一译码器的根本概念与工作原理译码器将输入代码转换成特定的输出信号。假设译码器有n个输入信号和N个输出信号，如果N=2n ，就称

10、为全译码器，常见的全译码器有2线4线译码器、3线8线译码器、4线16线译码器等。如果N2n ，称为局部译码器，如二一十进制译码器也称作4线10线译码器等。下面以2线4线译码器为例说明译码器的工作原理和电路结构。2线4线译码器的功能如表所示。表 2线4线译码器功能表输 入输 出EIABY0Y1Y2Y31 0 0 00 0 10 1 00 1 11 1 1 10 1 1 11 0 1 11 1 0 11 1 1 0由表可写出各输出函数表达式：用门电路实现2线4线译码器的逻辑电路如下列图。图 2线4线译码器逻辑图二集成译码器1.二进制译码器7413874138是一种典型的二进制译码器，其逻辑图和引脚

11、图如下列图。它有3个输入端A2、A1、A0，8个输出端Y0Y7，所以常称为3线8线译码器，属于全译码器。输出为低电平有效，G1、G2A和G2B为使能输入端。图4.2.2 74138集成译码器逻辑图表4.2.2 3线8线译码器74138功能表输 入输 出G1G2AG2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y71 1 01 0 01 0 01 0 01 0 01 0 01 0 01 0 01 0 00 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 10 1 1

12、1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 02.8421BCD译码器7442自学三译码器的应用 1译码器的扩展利用译码器的使能端可以方便地扩展译码器的容量。图所示是将两片74138扩展为4线16线译码器。其工作原理为：当E1时，两个译码器都禁止工作，输出全1；当E0时，译码器工作。这时，如果A3=0，高位片禁止，低位片工作，输出Y0Y7由输入二进制代码A2AlA0决定；如果A3=1，低位片禁止，高位片工作，输出Y

13、8Y15由输入二进制代码A2AlA0决定。从而实现了4线16线译码器功能。图4.2.4 两片74138扩展为4线16线译码器2实现组合逻辑电路 由于译码器的每个输出端分别与一个最小项相对应，因此辅以适当的门电路，便可实现任何组合逻辑函数。例试用译码器和门电路实现逻辑函数解：1将逻辑函数转换成最小项表达式，再转换成与非与非形式。=m3+m5+m6+m7 =2该函数有三个变量，所以选用3线8线译码器74138。用一片74138加一个与非门就可实现逻辑函数L，逻辑图如图4.2.5所示。例某组合逻辑电路的真值表如表4.2.4所示，试用译码器和门电路设计该逻辑电路。解：1写出各输出的最小项表达式，再转换

14、成与非与非形式。 2选用3线8线译码器74138。设A=A2、B=A1、C=A0。将L、F、G的逻辑表达式与74138的输出表达式相比拟，有：用一片74138加三个与非门就可实现该组合逻辑电路，逻辑图如图4.2.6所示。表4.2.4例4.2.2 的真值表输 入输 出ABCLFG0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 11 0 01 0 10 1 01 0 10 1 00 1 11 0 0可见，用译码器实现多输出逻辑函数时，优点更明显。3构成数据分配器数据分配器将一路输入数据根据地址选择码分配给多路数据输出中的某一路输出。它的作用与图4.2.7所示

15、的单刀多掷开关相似。由于译码器和数据分配器的功能非常接近，所以译码器一个很重要的应用就是构成数据分配器。也正因为如此，市场上没有集成数据分配器产品，只有集成译码器产品。当需要数据分配器时，可以用译码器改接。 例 用译码器设计一个“1线-8线数据分配器。表4.2.5 数据分配器功能表地址选择信号输出A2A1A00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1D=D0D=D1D=D2D=D3D=D4D=D5D=D6D=D7 图4.2.8 用译码器构成数据分配器四数字显示译码器在数字系统中，常常需要将数字、字母、符号等直观地显示出来，供人们读取或监视系统的工作情况。能

16、够显示数字、字母或符号的器件称为数字显示器。在数字电路中，数字量都是以一定的代码形式出现的，所以这些数字量要先经过译码，才能送到数字显示器去显示。这种能把数字量翻译成数字显示器所能识别的信号的译码器称为数字显示译码器。常用的数字显示器有多种类型。按显示方式分，有字型重叠式、点阵式、分段式等。按发光物质分，有半导体显示器，又称发光二极管(LED)显示器、荧光显示器、液晶显示器、气体放电管显示器等。目前应用最广泛的是由发光二极管构成的七段数字显示器。 1七段数字显示器原理七段数字显示器就是将七个发光二极管加小数点为八个按一定的方式排列起来，七段a、b、c、d、e、f、g小数点DP各对应一个发光二极

17、管，利用不同发光段的组合，显示不同的阿拉伯数字。图4.2.9 七段数字显示器与发光段组合图 a显示器 b段组合图按部连接方式不同，七段数字显示器分为共阴极和共阳极两种。图4.2.10 半导体数字显示器的部接法 a共阳极接法 b共阴极接法半导体显示器的优点是工作电压较低1.53V、体积小、寿命长、亮度高、响应速度快、工作可靠性高。缺点是工作电流大，每个字段的工作电流约为10mA左右。2七段显示译码器7448七段显示译码器7448是一种与共阴极数字显示器配合使用的集成译码器，它的功能是将输入的4位二进制代码转换成显示器所需要的七个段信号ag。表4.2.6为它的逻辑功能表。 ag为译码输出端。另外，

18、它还有3个控制端：试灯输入端LT、灭零输入端RBI、特殊控制端BI/RBO。其功能为： 1正常译码显示。LT=1，BI/RBO=1时，对输入为十进制数l15的二进制码00011111进展译码，产生对应的七段显示码。 2灭零。当输入RBI =0，而输入为0的二进制码0000时，如此译码器的ag输出全0，使显示器全灭；只有当RBI =1时，才产生0的七段显示码。所以RBI称为灭零输入端。 3试灯。当LT=0时，无论输入怎样，ag输出全1，数码管七段全亮。由此可以检测显示器七个发光段的好坏。LT称为试灯输入端。 4特殊控制端BI/RBO。BI/RBO可以作输入端，也可以作输出端。 作输入使用时，如果

19、BI=0时，不管其他输入端为何值，ag均输出0，显示器全灭，。因此BI称为灭灯输入端。 作输出端使用时，受控于RBI。当RBI=0，输入为0的二进制码0000时，RBO=0，用以指示该片正处于灭零状态。所以，RBO又称为灭零输出端。将BI/RBO和RBI配合使用，可以实现多位数显示时的“无效0消隐功能。在多位十进制数码显示时，整数前和小数后的0是无意义的，称为“无效0。 在图4.2.12所示的多位数码显示系统中，就可将无效0灭掉。从图中可见，由于整数局部7448除最高位的RBI接0、最低位的RBI接1外，其余各位的RBI均承受高位的RBO输出信号。所以整数局部只有在高位是0，而且被熄灭时，低位

20、才有灭零输入信号。同理，小数局部除最高位的RBI接1、最低位的RBI接0外，其余各位均承受低位的RBO输出信号。所以小数局部只有在低位是0、而且被熄灭时，高位才有灭零输入信号。从而实现了多位十进制数码显示器的“无效0消隐功能。表4.2.6七段显示译码器7448的逻辑功能表功能输入输入输入/输出输出显示字形LTRBIA3A2A1A0BI/RBOabcdefg0123456789101112131415灭灯灭零试灯1 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 00 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1

21、11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 011111111111111110011 1 1 1 1 1 0 0 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 1 0 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 1 1 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 1 0 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 00 0 0

22、 0 0 0 00 0 0 0 0 0 01 1 1 1 1 1 14.3 数据选择器 4.3.1 数据选择器的根本概念与工作原理数据选择器根据地址选择码从多路输入数据中选择一路，送到输出。它的作用与图4.3.1所示的单刀多掷开关相似。常用的数据选择器有4选1、8选1、16选1等多种类型。下面以4选1为例介绍数据选择器的根本功能、工作原理与设计方法。四选一数据选择器的功能如表所示。表 4选1数据选择器功能表输 入输 出GA1A0D3D2D1D0Y1000 001010 1 0 1011 00 1 011 10101根据功能表，可写出输出逻辑表达式由逻辑表达式画出逻辑图如图4.3.2所示。图4.

23、3.2 4选1数据选择器的逻辑图二集成数据选择器 74151是一种典型集成8选1数据选择器，其逻辑图和引脚图如下列图。它有8个数据输入端D0D7，3个地址输入端A2、A1、A0，2个互补的输出端Y和，1个使能输入端G，使能端G仍为低电平有效。74151的功能表如表4.3.2所示。三数据选择器的应用 1数据选择器的通道扩展 作为一种集成器件，最大规模的数据选择器是16选1。如果需要更大规模的数据选择器，可进展通道扩展。 用两片74151和3个门电路组成的16选1的数据选择器电路如下列图。图 用两片74151组成的16选1数据选择器的逻辑图 2实现组合逻辑函数 1当逻辑函数的变量个数和数据选择器的

24、地址输入变量个数一样时，可直接用数据选择器来实现逻辑函数。 例试用8选1数据选择器74151实现逻辑函数解法1：将逻辑函数转换成最小项表达式=m3+m5+m6+m7将输入变量接至数据选择器的地址输入端，即A=A2，B=A1，C=A0。输出变量接至数据选择器的输出端，即L=Y。将逻辑函数L的最小项表达式与74151的功能表相比拟，显然，L式中出现的最小项，对应的数据输入端应接1，L式中没出现的最小项，对应的数据输入端应接0。即D3=D5=D6=D7=1；D0=D1=D2=D4=0。画出连线图如下列图。解法2：作出逻辑函数L的真值表如表4.3.3所示。将输入变量接至数据选择器的地址输入端，即A=A

25、2，B=A1，C=A0。输出变量接至数据选择器的输出端，即L=Y。将真值表中L取值为1的最小项所对应的数据输入端接1，L取值为0的最小项，对应的数据输入端接0。即D3=D5=D6=D7=1；D0=D1=D2=D4=0。画出连线图如下列图。表4.3.3 L的真值表A B CL0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1000101112当逻辑函数的变量个数大于数据选择器的地址输入变量个数时，不能用前述的简单方法。应别离出多余的变量，把它们加到适当的数据输入端。例试用4选1数据选择器实现逻辑函数：解：由于函数L有三个输入信号A、B、C，而4选1仅有两个地址端A1

26、和A0，所以选A、B接到地址输入端，且A=A1，B=A0。将C加到适当的数据输入端。画出连线图如下列图。4.4 数值比拟器 一数值比拟器的根本概念与工作原理数值比拟器对两个位数一样的二进制整数进展数值比拟并判定其大小关系。11位数值比拟器1位数值比拟器的功能是比拟两个1位二进制数A和B的大小，比拟结果有三种情况，即：AB、AB、AB。其真值表如表所示。由真值表写出逻辑表达式：FAB =FAB =FAB =由以上逻辑表达式可画出逻辑图如下列图。表4.4.1 1位数值比拟器真值表输 入输出ABFABFABFAB0 00 11 0 1 1 0 0 10 1 01 0 00 0 1 2考虑低位比拟结果

27、的多位比拟器1位数值比拟器只能对两个1位二进制数进展比拟。而实用的比拟器一般是多位的，而且考虑低位的比拟结果。下面以2位为例讨论这种数值比拟器的结构与工作原理。2位数值比拟器的真值表如表所示。其中A1、B1、A0、B0为数值输入端，IAB、IAB、IAB为级联输入端，是为了实现2位以上数码比拟时，输入低位片比拟结果而设置的。FAB、FAB 、FAB为本位片三种不同比拟结果输出端。表4.4.2 2位数值比拟器的真值表数值输入级联输入输 出A1B1A0B0IABIABIABFABFABFABA1B1A1B1A1B1A1B1A1B1A1B1A1B1A0B0A0B0A0B0A0B0A0B01 0 00

28、 1 00 0 11 0 00 1 01 0 00 1 01 0 00 1 00 0 1由此可写出如下逻辑表达式：FAB A1B1+A1B1)(A0B0+A1B1)(A0B0)IABFAB A1B1+A1B1(A0B0+A1B1(A0B0)IABFAB A1B1)(A0B0)IAB根据表达式画出逻辑图如下列图。图中用了两个l位数值比拟器，分别比拟A1、B1和A0、B0，并将比拟结果作为中间变量，这样逻辑关系比拟明确。图4.4.2 2位数值比拟器逻辑图 三集成数值比拟器与其应用 1集成数值比拟器74857485是典型的集成4位二进制数比拟器。其真值表如表所示，电路原理与图所示的2位二进制数比拟器

29、完全一样。2集成数值比拟器的应用 1单片应用。 一片7485可以对两个4位二进制数进展比拟，此时级联输入端IAB 、IAB、IAB应分别接0、0、1。当参与比拟的二进制数少于4位时，高位多余输入端可同时接0或1。 2数值比拟器的位数扩展。a串联扩展方式，如下列图。 图4.4.4 采用串联方式组成的8位数值比拟器 原如此上讲，按照上述级联方式可以扩展成任何位数的二进制数比拟器。但是，由于这种级联方式中比拟结果是逐级进位的，工作速度较慢。级联芯片数越多，传递时间越长，工作速度越慢。因此，当扩展位数较多时，常采用并联方式。b并联扩展方式。图所示是采用并联方式用5片7485组成的16位二进制数比拟器。

30、将16位按上下位次序分成4组，每组用1片7485进展比拟，各组的比拟是并行的。将每组的比拟结果再经1片7485进展比拟后得出比拟结果。这样总的传递时间为两倍的7485的延迟时间。假如用串联方式，如此需要4倍的7485的延迟时间。图4.4.5 采用并联方式组成的16位数值比拟器4.5 加法器一加法器的根本概念与工作原理 1半加器半加器的真值表如表所示。表中的A和B分别表示被加数和加数输入，S为本位和输出，C为向相邻高位的进位输出。由真值表可直接写出输出逻辑函数表达式:可见，可用一个异或门和一个与门组成半加器，如下列图。如果想用与非门组成半加器，如此将上式用代数法变换成与非形式：由此画出用与非门组

31、成的半加器。 表 半加器的真值表输 入输出被加数A 加数 B和数S 进位数C0 00 11 01 10 01 01 00 1图 与非门组成的半加器 图 半加器的符号 2全加器在多位数加法运算时，除最低位外，其他各位都需要考虑低位送来的进位。全加器就具有这种功能。全加器的真值表如表所示。表中的Ai和Bi分别表示被加数和加数输入，Ci-1表示来自相邻低位的进位输入。Si为本位和输出，Ci为向相邻高位的进位输出。表4.5.2全加器的真值表输 入输 出AiBiCI-1Si Ci 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 1 0 1 0 0 1 1 0 0

32、1 0 1 1 1 由真值表直接写出Si和Ci的输出逻辑函数表达式，再经代数法化简和转换得：根据和式画出全加器的逻辑电路如图a所示。图b所示为全加器的代表符号。图 全加器 a逻辑图 b符号二 多位数加法器要进展多位数相加，最简单的方法是将多个全加器进展级联，称为串行进位加法器。图所示是4位串行进位加法器，从图中可见，两个4位相加数A3A2A1A0和B3B2B1B0的各位同时送到相应全加器的输入端，进位数串行传送。全加器的个数等于相加数的位数。最低位全加器的Ci-1端应接0。 图 4位串行进位加法器 串行进位加法器的优点是电路比拟简单，缺点是速度比拟慢。因为进位信号是串行传递，图中最后一位的进位

33、输出C3要经过四位全加器传递之后才能形成。如果位数增加，传输延迟时间将更长，工作速度更慢。 为了提高速度，人们又设计了一种多位数快速进位又称超前进位的加法器。所谓快速进位，是指加法运算过程中，各级进位信号同时送到各位全加器的进位输入端。现在的集成加法器，大多采用这种方法。 三快速进位集成4位加法器7428374283是一种典型的快速进位的集成加法器。首先介绍快速进位的概念与实现快速进位的思路。重新写出全加器Si和Ci的输出逻辑表达式：考察进位信号Ci的表达式，可见：当Ai=Bi=1时，AiBi=1，得Ci=1，即产生进位。所以定义Gi=AiBi，Gi称为产生变量。当，如此AiBi=0，得Ci=

34、Ci-1，即低位的进位信号能传送到高位的进位输出端。所以定义，Pi称为传输变量。Gi和Pi都只与被加数Ai和加数Bi有关，而与进位信号无关。将Gi和Pi代入式和式，得： 由式得各位进位信号的逻辑表达式如下： a b c d由式可以看出：各位的进位信号都只与Gi、Pi和C-1有关，而C-1是向最低位的进位信号，其值为0，所以各位的进位信号都只与被加数Ai和加数Bi有关，它们是可以并行产生的，从而可实现快速进位。根据以上思路构成的快速进位的集成4位加法器74283的逻辑图如下列图。图4.5.6 集成4位加法器74283 a逻辑图 b引脚图 四集成加法器的应用 1加法器级联实现多位二进制数加法运算一片74283只能进展4位二进制数的加法运算，将多片74283进展级联，就可扩展加法运算的位数。用2片74283组成的8位二进制数加法电路如下列图。2用74283实现余3码到8421BCD码的转换由表1知，对同一个十进制数符，余3码比8421BCD码多3。因此实现余3码到