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1、实验一 组合逻辑电路设计与分析一、实验目的1掌握组合逻辑电路的特点；2利用逻辑转换仪对组合逻辑电路进行分析与设计。二、实验原理组合逻辑电路是一种重要的、也是基本的数字逻辑电路.其特点是：任意时刻电路的输出仅取决于同一时刻输入信号的取值组合。对于给定的逻辑电路图.我们可以先由此推导出逻辑表达式.化简后.由所得最简表达式列出真值表.在此基础上分析确定电路的功能.这也即是逻辑电路的分析过程。三、实验电路及步骤1利用逻辑转换仪对已知逻辑电路进行分析。1按图1-1连接电路。图1-1待分析的逻辑电路2通过逻辑转换仪.得到下图1-2所示结果。由图可看到.所得表达式为：输出为Y.图1-5 经分析得到的真值表和
2、表达式3分析电路。观察真值表.我们发现：当输入变量A、B、C、D中1的个数为奇数时.输出为0；当其为偶数时.输出为1。因此.可以判断出.该电路为偶校验电路。2根据要求.利用逻辑转换仪进行逻辑电路的设计。问题提出：有一火灾报警系统.设有烟感、温感和紫外线三种类型不同的火灾推测器。为了防止误报警.只有当其中有两种或两种以上的探测器发出火灾探测信号时.报警系统才会产生报警控制信号.试设计报警控制信号的电路。具体步骤如下：1分析问题：探测器发出的火灾探测信号有两种情况.一是有火灾报警可用1表示.一是没有火灾报警可用0来表示.当有两种或两种以上报警器发出报警时.我们定义此时确有警报情况用1表示.其余以0
3、表示。由此.借助于逻辑转换仪面板.可绘出如图1-3所示真值表。图1-3经分析得到的真值表2单击按钮.即由真值表导得简化表达式.如图1-4。图1-4经分析得到的表达式AC+AB+BC3在上述步骤的基础上.再单击按钮.即由表达式得到了逻辑电路.如图1-5。图1-5生成的报警控制信号电路4此时.有了逻辑电路图.我们还可再返回分析.自然是符合要求的。四、思考题1设计一个4人表决器。即如果3人或3人以上同意.则通过；反之.则被否决。用与非门实现。根据分析得到真值表如图1-6.并得到表达式。图1-6经分析得到的真值表和表达式生成的信号电路为下图1-7.图1-7生成的4人表决器电路2利用逻辑转换仪对图1-8
4、所示逻辑电路进行分析。图1-8待分析的逻辑电路得到电路如图1-9图1-9得到真值表和表达式如图1-10图1-10经分析得到的真值表和表达式实验二 编码器、译码器电路仿真实验一、实验目的1掌握编码器、译码器的工作原理。2掌握编码器、译码器的常见应用。二、实验原理所谓编码.是指在选定的一系列二进制数码中.赋予每个二进制数码以某一固定含意.来表示一个数.或是一条指令等信息。能完成编码功能的电路统称为编码器。译码即是编码的逆过程.即将输入的每个二进制代码赋予的含意翻译过来.给出相应的输出信号。能完成译码功能的电路统称为译码器。三、实验电路及步骤18-3线优先编码器具体电路如图2-2所示1按图2-2所示
5、电路连好线路。利用9个单刀双掷开关J0J8切换8位信号输入端和选通输入端E1输入的高低电平状态。利用5个探测器x1x5观察3位信号输出端、选通输出端、优先标志端输出信号的高低电平状态探测器亮表示输出高电平1.灭表示输出低电平0。图2-2 8-3线有限编码器仿真电路2切换9个单刀J1-J8进行仿真实验.将结果填入表2-1中。其中：输入端中的1”表示接高电平.0”表示接低电平.表示接高、低电平均可。输出端中的1”表示探测器灯亮.0”表示探测器灯灭。该编码器输入、输出均是低电平有效。表83线优先译码器真值表输入端输出端EIY7Y6Y5Y4Y3Y2Y1Y0A2A1A0GSEO1111110111111
6、1111110011111110111010111111011001011111010101011110100010111001101011001001010001010000001238线译码器实验步骤1按图2-3所示电路进行接线。利用3个单刀双掷开关J1J3切换二路输入端输入的高低电平状态。利用8个探测器x0x7观察8路输出端以信号的高低电平状态探测器亮表示输出高电平1.灭表示输出低电平0”。使能端G1接高电平.G2A接低电平.G2B接低电平图2-3 308线译码器仿真电路2切换3个单刀双掷开关A0A2进行仿真实验.得到表2-2所示结果。其中：输入端中的1”表示接高电平.0”表示接低电平.
7、表示接高、低电平均可。输出端中的1”表示探测器灯亮.0”表示探测器灯灭。该译码器输入为高电平有效、输出为低电平有效。表2-2 38线译码器真值表输入端输出端G1G2AG2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y71000000111111110000110111111100010110111111000111110111110010011110111100101111110111001101111110110011111111110四、思考题1利用两83线优先编码器74LS148D设计164线优先编码电路.然后仿真164线优先编码的逻辑功能。图2-3 16-4线优先编码仿真电路表2-3 1
8、6-4线优先编码器真值表输入端输出端E1Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9Y10Y11Y12Y13Y14Y15X3X2X1X0GS1XXXXXXXXXXXXXXXXX1111011111111111111111111100111111111111111111100101111111111111111100011011111111111111101001110111111111111110000111101111111111110110011111011111111111010001111110111111111100100111111101111111110000011111111011
9、11111011100111111111011111101100011111111110111110101001111111111101111010000111111111111011100110011111111111110110010001111111111111101000100111111111111111000000实验三竞争冒险电路仿真实验实验一、实验目的1掌握组合逻辑电路产生竞争冒险的原因；2学会判断竞争冒险是否可能存在的方法；3了解常用消除竞争冒险的方法。二、实验原理当一个逻辑门的两个输入端的信号同时向相反的方向变化.而变化的时间有差异的现象.称为竞争。在组合逻辑电路中.门电路
10、存在有传输延时时间和信号状态变化的速度不一致等原因.因而导致信号的变化出现快慢的差异。由竞争而可能产生输出干扰脉冲的现象.称为冒险。所以.有竞争不一定有冒险.但有冒险就一定有竞争。利用卡诺图可以判断组合逻辑电路是否可能存在竞争冒险现象。先作出对应逻辑电路的卡诺图.若卡诺图中填1”的小格子所形成的卡诺图中有两个相邻的圈相切.则该电路存在竞争冒险的可能性。显然.由竞争进而导致冒险的出现是我们所不希望看到的.因为冒险会产生输出的错误动作.所以.必须杜绝竞争冒险现象的产生。常用的消除竞争冒险的方法有下面四种：加取样脉冲；修改逻辑设计.增加冗余项；在输出端接滤波电容；加封锁脉冲等。三、实验电路及步骤1
11、0型冒险电路仿真1按图3-1所示连接电路。图3-1 0型冒险电路2记录仿真结果如下图3-2所示。图3-2 图3-1的输入输出波形3从示波器上的输出波形.我们可以看到.在输入脉冲源的每一个下降沿处.输出都有一个尖脉冲。现分析其原因.该电路的逻辑功能为Y=A+A=1.这也是从逻辑功能上来判断。但是.实际中的A是输入通过一个非门后实现的.而每一个实际的逻辑门在传输时都会存在一定的延时.所以.当A由1”变为0”时.A由于变化滞后而仍保持一小段时间的0.这样在这一小段时间里.输出出现了一个不应当出现的0”即低电平、负窄脉冲.这也即是我们所说的0”型冒险。4消除方法。从理论上分析.此电路输出应恒为1.故而
12、可用增加冗余项的方法来改进电路.即Y=A+A+1。应该来说.本实验电路只是为了说明问题用的.实际中的电路往往比这要复杂一些.其冗余项可用其它变量平组合.而不是像本方法一样直接添1”。21型冒险电路仿真实验1按图3-3所示连接电路。图3-3 1型冒险电路2进行实验仿真.并记录结果如图3-4所示。图3-4 图3-3电路的输入输出波形图3从图3-4中示波器上的输出波形.我们可以看到.在输入脉冲源的每一个上升沿处.输出都有一个尖脉冲。现分析其原因如下.该电路的逻辑功能可表示为Y=AA=0.这也只是从逻辑功能上来判断。但是.实际中的A是输入通过一个非门后实现的.而每一个实际的逻辑门在传输时都会存在一定的
13、延时.所以.当A由0”变为1”时.A由于变化滞后而仍保持一小段时间的1.这样在这一小段时间里.输出出现了一个不应当出现的1即高电平、正窄脉冲.此亦常说的1型冒险。4消除方法。和实验1中方法相似.因为从理论上分析.该电路的输出应当恒为0.故而可增加一相与相.以改进电路.即Y=AA0。应该来说.这个电路也只是为了说明1”型冒险而设计的.实际中不会只有一个变量.因而相与项可用其余的变量来组合完成.同样不会让一个输出结果和0”相与。3多输入信号同时变化时产生的冒险电路仿真实验1按下图3-5所示连接电路。图3-5 多输入信号同时变化时的冒险电路2由上图可知.Y=AB+AC=ABC+ABC+ABC+ABC
14、.由此作其卡诺图如下图3-6所示。由卡诺图上两个圈可以看出.二者是相切的。所以.该电路存在竞争冒险的的可能性。运行仿真.得到如图3-7所示的输入、输出波形。3该逻辑电路的输出逻辑表达式为Y=AB+AC.显然.当B=C=1时.输出即变为了Y=A+A.这正是我们前面讨论的0”型冒险电路.这是从理论上分析的。实验的结果也说明了这个问题：在输入脉冲的每一个下降沿处.输出均有一个负的窄脉冲.这也正与分实验1中所得的输出结果是一致的。图3-7 图3-5所示电路的输处波形4消除冒险的方法。为了消除竞争冒险现象.可采用修改逻辑设计.增加冗余项BC的方法.使原逻辑表达式Y=AB+AC变为Y=AB+AC+BC。修
15、改后的表达式并不改变原表达式的逻辑功能。5采用修改后的逻辑电路图如图3-8所示。图3-8 多输入信号同时变化时冒险消除电路再进行仿真.并记录仿真结果如图3-9所示。由图可以看出.修改后的电路确实消除了冒险竞争现象。图3-9 图3-8电路的输出波形四、思考题如图3-10所示电路是否存在竞争冒险现象.若存在则如何消除？图3-10 思考题电路图3-11 思考题仿真结果消除冒险后电路如下仿真结果为实验四 触发器电路仿真实验一、实验目的1掌握边沿触发器的逻辑功能。2掌握不同边沿触发器逻辑功能之间的相互转换。二、实验原理触发器是构成时序电路的基本逻辑元件.具有记忆、存储二进制信息的功能。从逻辑功能上将触发
16、器分为RS、JK、D、T、T等几种类型.对于逻辑功能的描述有真值表、波形图、特征方程等几种方法。功能不同的触发器之间可以相互转换。边沿触发器是指在CP上升沿或下降沿到来时接受此刻的输入信号.进行状态转换.而其他时刻输入信号状态的变化对其没有影响的电路。集成触发器通常具有异步置位、复位的功能。三、实验电路及步骤1D触发器仿真电路实验1按图4-1所示连接电路。图4-1 D触发器仿真电路2进行住址电路实验.利用开关来改变1PR、1D、1CLR、1CLK的状态.观察输出端1Q的变化.交结果填入表4-1中。利用开关改变各个输入端状态.观察输出端的变化.将结果填入下表中.并验证结果。输入端现态次态CPCL
17、RPRDQnQn+1X00X0不确定X01X不确定0X10X不确定1111001111110表4.1 D触发器实验真值表2JK触发器仿真电路实验1按图4-2所示连接电路。图422进行仿真实验.利用开关来改变1PR、1J、1K、1CLR、1CLK的状态.观察输出端1Q的变化.结果填入表4-2中。输入端现态次态CPCLRPRJKQnQn+1X00XX不确定X01XX不确定0X10XX不确定111100001110011111011011101001111011111100111111101111101四、思考题1、将JK触发器转换成T触发器.电路如下：图4.3 JK触发器转换成T触发器2、将D触发
18、器转换成T触发器图4.4 D触发器转换成T触发器实验五 计数器电路仿真实验一、实验目的1了解计数器的日常应用和分类。2熟悉集成计数器逻辑功能和其各自控制端作用。3掌握计数器的使用方法。二、实验原理所谓计数是指.统计输入脉冲个数的过程。能够完成计数工作的电路称作为计数器。计数器的基本功能是统计输入脉冲的个数.实现计数的操作.此外也可用于分频、定时、产生节拍脉冲等。根据计数脉冲引入方式的不同.可将计数器分为同步计数器呼异步计数器；根据计数过程中计数变化趋势.其有加计数器、减计数器、可逆计数器之分；而根据计数器中计数长度的不同.其又有二进制计数器和非二进制计数器之分。二进制计数器是构成其他各种计数器
19、的基础。按照计数器中计数值的编码方式.用n表示二进制代码.N表示状态位.满足N=2n的计数器称作二进制计数器。74LS161是常见的二进制加法同步计数器.74LS191是常见的二进制加/减计数器。对于非二进制计数器.其计数的长度为N.则就称其为N进制计数器。74LS62是常见的十进制加法同步计数器.74LS192是常见的双时钟同步十进制加/减计数器。各计数器的功能见后面具体的实验。三、实验电路和步骤1由74LS161D构成的二进制加法同步计数器仿真实验步骤1按图5-1所示连接电路。图5-1 74LS161D构成的二进制加法同步计数器2该电路采用总线方式进行连接。利用J1、J2、J3、J4四个单
20、刀双掷开关进行切换.同时观察数码管U2的输出信号.实验表明.当LOAD端和CLR端为高电平时.数码管依次显示09AF。观察探测器X1.发现当该计数器记满时.探测器X1亮.表明进位输出端有进位且高电平有效。2.74LS191D构成的二进制加/减同步计数器实验步骤1按图5-3连接电路如下。图5-3 74LS161D构成的二进制加法同步计数器2利用三个单刀双掷开关切换.同时观察数码管U1的输出信号.结果与其逻辑功能是一致的。当计数器计满U1显示F时.探测器X1灭.表示有进位信号产生.且该信号是低电平有效的；当数码管的显示由F计到0”时.探测器X2亮.表明计数发生最大与最小的变换且高电平有效。3逻辑分
21、析仪观察的结果如下图5-4所示.应该来说.其变化趋势是与数码管的显示保持一致的。若改变时钟信号的幅度和频率.其引起的变化与上个实验是一致的。图5-4 图5-3所得结果四、思考题1、模仿74LS161D构成的二进制加计数器.设计由74LS162D构成的十进制加计数器.并且验证实际结果是否与理论值相吻合。解：设计电路如下：图5.5 由74LS162D构成的十进制加计数器图5.6 分析结果2、模仿74LS191D构成的二进制加/减计数器.设计由74LS192D构成的二进制加/减计数器.并且验证实际结果是否与理论值相吻合。图5.7 由74LS192D构成的二进制加/减计数器图5.8 分析结果实验六 任
22、意N进制计数器电路仿真实验一、实验目的1学会分析任意N进制计数器。2灵活应用构成任意N进制计数器的三种方法。二、实验原理集成芯片的计数器大多都是二进制、十进制的.为构成我们所需要的其它进制的计数器.常用到三种方法：简单连接法、反馈清零法、反馈置数法。简单连接法即是将两个计数器的首尾相连.以构成一个新的计数器.其中新的计数器的模为两个计数器模的乘积。反馈清零法是指.利用计数器的清零端.当计数计到M个脉冲时.将其输出信号通过另外一部分电路反馈到清零端.从而使计数器回到初始状态.完成了一个循环。值得注意的是.对于同步清零与异步清零在设计上是有差别的。反馈置数法与反馈清零法道理相似.不同之处即是需将反
23、馈信号引至置数端。三、实验电路及步骤1简单连接法构成模为100的计数器实验步骤。1按图6-1所示连接线路。所用芯片为两片74LD162D。图6-1 简单连接法构成模为100的计数器2观察探测器.可以发现.当U2计数器计满即U4显示为9”时.探测器亮.这与实验五中思考题的结论是一致的.表明输出端此时有进位信号且其为高电平有效。3两个数码显示管循环显示0099共100个数字.是一个100进制计数器。2反馈清零法构成八进制计数器。1按图6-2所示连接电路。所用芯片为一片74LS161D。2观察数码管的显示.发现显示的数字在07之间循环.且在7”之后会有一个短暂的8出现。图6-2清零端复位法构成的八进
24、制计数器3反馈置数法构成八进制计数器。1按图6-3所示连接电路。所用芯片为一片74LS161D。图6-3置入控制端的置位法构成的八进制计数器四、思考题1、如何利用简单连接法将两个二进制加法计数器74LS161D构成一个模是256的计数器。图6.5 简单连接法设计模是256的计数器。2、如何利用最高位与下级时钟相连将两个二进制加法计数器74LS161D构成一个模100的计数器。图6.6 模100的计数器3、如何利用清零端复位法将二进制加法计数器74LS161D和一些辅助门电路构成一个模为5的计数器。图6.7 清零端复位法设计模为5的计数器。4、如何利用置入控制端的置位法将二进制加法计数器74LS
25、161D和一些辅助门电路构成一个模为6的计数器。电路图：图6.8 置入控制端的置位法设计模为6的计数器。实验七 数字抢答器设计一、设计任务与要求1. 抢答器同时供8名选手或8个代表队比赛.分别用8个按钮S0S7表示。2. 设置一个系统清除和强大控制开关S.该开关由主持人控制。3. 抢答器具有锁存与显示功能.即选手按动按钮.锁存相应的编号.并在LED数码管上显示.同时扬声器发出报警声响提示。选手抢答实行优先锁存.优先抢答选手的编号一直保持到主持人将系统清除为止。4. 抢答器具有定时抢答功能.且一次抢答的时间有主持人设定如30秒.当主持人启动开始键后.定时器进行减计时.同时扬声器发出短暂的声响.声
26、响持续的时间0.5秒左右。5. 参赛选手在设定的时间内进行抢答.抢答有效.定时器停止工作.显示器上显示选手的编号和抢答的时间.并保持到主持人将系统清除为止。6. 如果定时时间已到.无人抢答.本次抢答无效.系统报警并禁止抢答.定时显示器上显示00.二、预习要求1、复习编码器、十进制加/减计数器的工作原理。2、设计可预知时间的定时电路。3、分析与设计时序控制电路。4、画出定时强大气的整机逻辑电路。三、设计原理1、数字抢答器总体方框图图7.1四、单元电路设计图7.2五、设计说明1、第一部分为抢答按钮.A、B、C、D、E、F分别代表六支队伍.按钮只能输入单一脉冲。2、第二部分为编码电路.用74LS148实现。3、第三部分为锁存电路.用三个JK触发器和若干非门.与非门实现.用于把输入的单一脉冲信号锁存。其中包含清零按钮。4、第四部分为译码电路.用74LS248实现.其中高位D恒定接地.只译码07数字。5、第五部分为译码显示.译码电路和译码显示间有电阻.阻值均为300欧姆。六、思考题1.在数字抢答器中.如何将序号为0的组合.在七段显示器上改为显示8？答：248D端口不接无效位.改接入电路中受到信号控制就可以了。
