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1、第1章二进制数加法电路一、二进制数的相加1 .两个二进制数相加示例【例1.1】1a（1） 1-v171OS退位T加数A和被加数B都是1位数，其和S变成2位数，这是因为相加结果产生进位之故。“、O1A（2） ）ioa1ISA和B都是2位数，相加结果S也是2位数，因为相加结果不产生进位。/、I1.A（3） f1.1B-1IOSJA和B都是2位数，相加结果S是3位数，这也是产生了进位之故。（4） iI1.O5a例1.1.（4）是例1.1（3）的另一种写法，以便看出“进位”窕竞是什么意义。第1位（或称0权位）是不可能有进位的，要求参与运算的就只有两个数Ao和B。，其结果为So。第2位（或称1权位）就是
2、3个数A,B1.及C1.参与运算了。其中C1.是由于第1位相加的结果产生的进位。此3个数相加的结果其总和为S=1.,同时又产生进位C2,送入下一位（第3位）。第3位（或称2权位）也是3个数A2，B?及C2参加运算。由于A2及B?都是0,所以S2即等于第3位的相加结果S2。2.结论（1）两个二进制数相加时，可以逐位相加。如二进制数可以写成：t1.AAB-B；BzBiB则从最右边第1位（即0权位）开始，逐位相加，其结果可以写成：S=S3S2S1So其中各位是分别求出的：S1.A,+Br进位Gs,-A,+B,+a-atiqSr-Ar*B,+C,i8WC1S,-B1+GaC.最后所得的和是:C1.S,
3、SjSS:=A+B（1）右边第1位相加的电路要求：输入量为两个，即Ao及Bo；输出量为两个，即So及Ci。这样的一个二进制位相加的电路称为半加器（ha1.fadder）.（2）从右边第2位开始，各位可以对应相加。各位对应相加时的电路要求：输入量为3个，即ABi,Ci;输出量为两个,即5,Ci+1o其中i=1.,2,3,，n。这样的一个二进制位相加的电路称为全加器（fu1.1.adder）o二、半加器电路1.要求有两个愉入端，用于两个代表数字（A（）,BO）的电位输入；有两个输出端，用于输出总和SO及进位C1O这样的电路可能出现的状态可以用图1-1中的表来表示。此表在布尔代数中称为真值表。A3&
4、图1-1半加器的真值表及电路2 .输出与输入之间的关系（1）考察C与Ao及BO的关系，即可看出这是“与的关系，即：CI=AoXBo（2）考察So与Ao及Bo的关系，可看出这是“异或”的关系，即：S0=A,Bo=AoBAc3 .结论只有当A0及Bo二者相异时，才起到或的作用；二者相同时，则其结果为0。因此，可以用“与门”及“异或门”（或称“异门”）来实现真值表的要求。三、全加器电路1.要求及实现全加器电路的要求是：有3个输入端，以输入A/Bi和G，有两个输出端，即Si及Ci+卜其真值表可以写成如图12所示。由图1-2中左边的表分析可见，其总和Si可用“异或门”来实现，而其进位G+1则可以用3个“
5、与门”及一个，或门”来实现，其电路图也画在图1-2中的右边。图1-2全加器的真值表及电路I.判断多输入的“异或门的输入输出的关系这里遇到了3个输入的“异或门”的问题。判断的方法是：多输入A,B, C, 个数为零及偶数时，输出为0；为奇数时，输出为1。D,中为I的输入量的四、半加器及全加器符号图13(a)为半加器符号，图13 (b)为全加器符号。6e - - CU1.- Cl(a)半加密符号(b)金城器符号图1-3半加器及全加器符号五、二进制数的加法电路设A=IO1.O=IO(|0)B=1011=11 ( Q)则可安排如图14所示的加法电路。图1-44位的二进制加法电路A与B相加，写成竖式算法如
6、下：A1.O1.OB：101】(+即其相加结果为S=IO1.o1。从加法电路，可看到同样的结果:S-CtS1.S2S:S=IO1.O1.六、二进制数的减法运算1 .原码数值用其绝对值，正数的符号位用O表示，负数的符号位用I表示，这样表示的数就称为原码。原码表示简单易懂，而且与真值的转换方便。但若是两个异号数相加，或两个同号数相减，就要做减法。2 .补码（1）对于二进制数来说，正数的补码，符号位为0,其余位为其数值；负数的补码为该负数的绝对值（即与该负数的绝对值相等的正数）的补数。把一个数连同符号位按位取反再加1，可以得到该数的补数。如：105=+01101001B105补码=OUOIO（HB-
7、105=11101001B-105补码=IoOI（HIIB（2）求补数还可以直接求，方法是从最低位向最高位扫描，保留直至第一个1的所有位，以后各位按位取反。（3）负数的补码可以由与其绝对值相等的正数求补得到。根据两数互为补数的原理，对补码表示的负数求补就可以得到该负数的绝对值。如：-105补=IOo1.o1.1.IB=97H对其求补，从右向左扫描，第一位就是I,故只保留该位，对其左面的七位均求反得：O1.1.O1.o01,即补码表示的机器数97H的真值是-69H（=-105）o（4）一个用补码表示的机器数，若最高位为0,则其余几位即此数的绝对值；若最高位为1,则其余几位不是此数的绝对值，把该数
8、（连同符号位）求补，才得到它的绝对值。3.补码运算示例当数采用补码表示时，就可以将减法变成加法来运算了。【例1.2】求84解因为8-IOOOB4=01.00BTUnOOB于是8T-IOOOBI1.OOB=!0100进忙.含去01008【例1.3】求OFH-OAH（即求15减10之差）。解因为oi-ooqoiiiibUAH-OOOOIOIOB-OAH-II1.IOi1.OB所以OFHOAH-OOOO1.HIB*11I1.OHOB-I0000O1.O1.B,一道较,的冷-0000OIO1.B【例1.4】求64-100因为64-1064（-10）4=40H=O1.OOOOOOB10OAH-OOOOI
9、O1.OB-IO=I1.1.1.OIIOB做减法运算过程如下：OiOOOOOO-OoOo10】OOO1.1.O1.1.O做加法运算过程如下：O1.OO00T1.U1.O1.1.OIOOI1.O1.1.OJ进位合夫结果相同，其真值为：54（36H=30H+6=48+6）。七、可控反相器及加法/减法电路1 .可控反相器利用补码可将减法变为加法来运算，但需要有一个电路能执行求反操作，并使其最低位加1。ff0（，SC6单Y图1-5可控反相器图1-5所示的可控反相器就是为了对一个二进制数执行求反操作而设计的。这实际上是一个异或门（异门），两输入端的异或门的特点是：两者相同则输出为0,两者不同则输出为1。
10、用真值表来表示这个关系，更容易看到其意义，如表1-1所示。表1-1可控反相器的真值表SUBBOYY与Bo的关系00I01Y与BO相同Y与Bo相同同相10I10Y与BO相反Y与Bo相反反相由表1“所示的真值表可见，如将SUB端看作控制端，则当在SUB端加上低电位时，Y端的电平就和Bo端的电平相同。在SUB端加上高电平，则Y端的电平和Bo端的电平相反。2 .补码加减法电路（1）概述在图14的4位二进制数加法电路上增加4个可控反相器并将最低位的半加器也改用全加器，就可以得到如图1-6的4位二进制数加法器/减法器电路了，因为这个电路既可以作为加法器电路（当SUB=0）,又可以作为减法器电路（当SUB=
11、1）。图1-6二进制补码加法器/减法器若有下面两个二进制数:A-AqA：A1.AB=B1B2BiB则可将这两个数的各位分别送入该电路的对应端，于是：当SUB=O时，电路作加法运算：A+B；当SUB=I时，电路作减法运算：A-B0(2)原理当SUB=O时，各位的可控反相器的输出与B的各位同相，各位均按位相加。结果如下：S=S1SjS1S.而其和为：CtS=GS1S7S1.So.当SUB=I时，各位的反相器的输出与B的各位反相，注意，最右边第一位(即SO位)也是用全加器，其进位输入端与SUB端相连，因此其CO=SUB=1。所以此位相加即为：A()+B0+1.其他各位为：A|T+CiAtTfit+C
12、t+B1C,因此其总和输出S=S3S2SiSc.即：S-A+B-1=A*AjAA*B,i.*,1AU注意：此时C4若不等于0,则要被舍去。第2章微型计算机的基本组成电路一、算术逻辑单元算数逻辑部件既能进行二进制数的四则运算，也能进行布尔代数的逻辑运算。A1.U的符号一般如图2-1所示。A和B为两个二进制数，S为其运算结果，ContrO1.为控制信号。图2-1A1.U的符号二、触发器1 .触发器的概念触发器（trigger）是计算机的记忆装置的基本单元，也可说是记忆细胞。触发器可以组成寄存器，寄存器乂可以组成存储器。寄存器和存储器统称为计算机的记忆装置。触发器是存放二进制数字的两状态逻辑信号的单
13、元电路，它有两个互补输出端1和Q,一般以D的状态作为触发器的状态。2 .RS触发器RS触发器是组成其他触发器的基础，可以用与逻辑组成，也“以用或逻辑组成。用与逻辑组成的RS触发器及逻辑符号如图2-2所示，RS触发器有两个信号输入端：端和弓端，号称为置0端，1称为置.1端。R和S上面的非号和逻辑符号中的小圆圈表示置1和置0信号都是低电平起作用即低电平有效，它表示只有输入到该端的信号为低电平时才有信号，否则无信号。图2-2与逻辑组成的RS触发器3 .D触发器（1）输入输出D触发器有2个互补输出端Q、1和2个输入信号，一个输入信号是时钟信号CP,另一个是激励信号Do（2）逻辑符号D触发器的逻辑符号如
14、图2-3所示，图中CP端有小圆圈表示下降沿触发，若无小圆圈表示上升沿触发。图2-3D触发器的逻辑符号带有预置和清零输入的D触发器的逻辑符号如图2-4所示。图24带有预置和清零输入的D触发器的逻辑符号SD和RD是异步输入端，低电平有效。异步输入端SD和R0的作用与RS触发器的置1端和置O端的作用相同，SD用于直接置位，被称作直接置位端或置1端；区,用于直接复位，被称作直接复位端或置0端。a.当SD=O且RD-I时，不论激励输入端D为何种状态也不需要时钟脉冲CP的触发，都会使Q=I,Q=O,即触发器置1;b.当SD-I且&,二0时，触发器的状态为0。逻辑符号中异步输入端的小圆圈表示低电平有效，若无
15、小圆圈则表示高电平有效。4 .JK触发器(1)输入输出JK触发器有2个互补输出端q、Q和3个输入信号，一个输入信号是时钟信号CP,另两个是激励信号J和K。(2)逻辑符号JK触发器的逻辑符号如图2-5所示。JK触发器与D触发器一样，图中CP端有小圆圈表示下降沿触发，若无小圆圈表示上升沿触发，异步输入端的小圆圈表示低电平有效，若无小圆圈则表示高电平有效。图2-5JK触发器的逻辑符号三、寄存器1 .寄存器的概念寄存器(register)是由触发器组成的。一个触发器就是一个一位寄存器。由多个触发器可以组成一个多位寄存器。寄存器由于其在计算机中的作用不同而具有不同的功能，从而被命名为不同的名称。常见的寄
16、存器有：缓冲寄存器、移位寄存器、计数器、累加器。2 .缓冲寄存器(1)基本功能缓冲寄存器用于暂存某个数据，以便在适当的时间节拍和给定的计算步骤将数据输入或输出到其他记忆元件中。(2)工作原理基本电路原理4位寄存器的电路原理图如图2-6所示。图2-64位缓冲寄存器电路原理图其基本工作原理如下：a设有一个二进制数，共有4位数：X-X凶Xx要存到这个缓冲寄存器(buffer)中，此寄存器是由4个D触发器组成的。h将:.*1，*2冰3分别送到各个触发器的口。.口，口2.4端，只要C1.K的正前沿还未到来，则Q,.Q.QQ,就不受t,.t的影响而保持其原有的数据。只有当C1.K的正前沿来到时，Q.Q：.
17、Q?,Q.才接受D,Q,D2,D3的影响，而变成：Qc=X:Q1-X1Qr=XrQi=X结果就是：Q=QiQ?QQ=XX1.r=Xe这样就将数据X装到寄存器中。如要将此数据送至其他记忆元件，则可由.,.,各条引线引出去。图2-6的缓冲寄存器的数据X输入到Q只是受C1.K的节拍管理，即只要一将X各位加到寄存器各位的D输入端，时钟节拍一到，就会立即送到Q。增设装入门1.oADa.1.oAD的基本原理为上述寄存器增设一个可控的“门，这个“门”的基本原理如图2-7所示，它是由两个与门一个或门以及一个非门所组成的。1.OAD图2-7寄存器的装入门1.OAD在X。端送入数据（0或1）后，若1.oAD端（以
18、下简称为1.端）为低电位，则右边的与门被阻塞，X0过不去，而原来已存在此位中的数据由Q建至左边的与门。此与门的另一端输入从非门引来的与1.端反相的电平，即高电位。所以QO的数据可以通过左边的与门，再经或门而送达DO端。这就形成自锁，即既存的数据能够可靠地存在其中而不会丢失。若1.端为高电位，则左边与门被阻塞而右边与门可让X。通过，这样Qo的既存数据不再受到自锁，而Xo可以到达Do端。只要C1.K的正前沿一到达，Xo即被送到Qo,这时就称为装入（1.OAD）。一旦装入之后，1.端又降至低电平，则利用左边的与门，Xo就能自锁而稳定地存在Qo中。概括来说就是：高电平时使数据装入，低电平时，数据自锁在
19、其中。b.多位缓冲寄存器对于多位的寄存器，每位各自有一套如图2-7所示的电路。不过只用一个非门，并且只有一个1.oAD输入端，如图2-8所示。图2-8可控缓冲寄存器符号可控缓冲寄存器的符号如图2-9所示，1.oAD为其控制门，而C1.R为高电平时则使其中各位变为0。图2-9可控缓冲寄存器的符号I.移位寄存器(I)主要功能移位寄存器(ShiftingregiSter)能将其所存储的数据逐位向左或向右移动，以达到计算机在运行过程中所需的功能，例如用来判断最左边的位是。或1等。(2)基本原理电路原理图如图2-10所示。q，35*0*pi左核库存at(W玄除本有a图2-10移位寄存器简化原理图左移寄存
20、器左移寄存器如图2-10(a)所示，当DiII=I而送至最右边的第1位时，DO即为1,当C1.K的正前沿到达时，Qo即等于1。同时第2位的D1.也等于1。当C1.K第2个正前沿到达时，QI也等于1。左移过程如下：C1.K前沿未到Q=Q.QQQ-0000,第1前沿来到Q=Ooo1,第2前沿来到Q=OO1.1,第3前沿来到Q=O1.i1,第4前沿来到Q=I1.1.1.第5前沿来到，如此时Din仍为1,则Q不变，仍为II1.1.当Q=U1.1.之后，改变Dm使Din=0，则结果将是把。逐位左移：第1前沿来到Q=II1.O第2前沿来到Q=I1.oo第3前沿来到Q=IoOo第4前沿来到Q=O(X)O由此
21、可见，在左移寄存器中，每个时钟脉冲都要把所储存的各位向左移动一个数位。右移寄存器右移寄存器如图2-10(b)所示。图2-10(b)与图2-10(a)之差别仅在于各位的接法不同，而且输入数据Din是加到左边第1位的输入端D3。根据上面的分析，当Din=I时，随着时钟脉冲而逐步位移，如下：C1.K前沿未到Q=OooO第1前沿来到Q=IoOo第2前沿来到Q=I1.OO第3前沿来到Q=IIIO第4前沿来到Q=I1.I1.在右移寄存器中，每个时钟脉冲都要把所存储的各位向右移动一个位置。在整机运行中，移位寄存器也需要另有控制电路，以保证其在适当时机才参与协调工作。这个电路如图2-7所示，只要在每一位的电路
22、上增加一个这样的1.oAD门(1.门)即可以达到控制的目的。(3)符号图2-11可控移位寄存器的符号可控移位寄存器的符号如图2-11所示，其中新出现的符号的意义是：SH1.左移(ShifttOthe1.eft)SHR右移(Shifttotheright)4.计数器(1)概述计数器(COUnter)也是由若干个触发器组成的寄存器，它的特点是能够把存储在其中的数字加1。计数器的种类很多，有行波计数器、同步计数器、环形计数器和程序计数器等。(2)行波计数器(trave1.1.ingwavecounter)行波计数器的特点第1个时钟脉冲促使其最低有效位(1.eastsignificantbit,1.S
23、B)力叮，由0变1。第2个时钟脉冲促使最低有效位由1变0，同时推动第2位，使其由。变1。同理，第2位由1变0时又去推动第3位，使其由。变1，这样有如水波前进一样逐位进位下去。工作原理a.电路工作原理图由JK触发器组成的行波计数器的工作原理图如图2-12所示。图2-12行波计数器的工作原理图第一，图中的各位的J,K输入端都是悬浮的，这相当于J,K端都是置1的状态，也就是各位都处于准备翻转的状态。第二，只要时钟脉冲边缘一到，最右边的触发器就会翻转，即Q由0转为1或由1转为0。第三，各位的JK触发器的时钟脉冲输入端都带有一个“气泡”，这表示是串有一个反相门(非门)，这样，只有时钟脉冲的后沿(产生负的
24、尖峰电压)才能为其所接受。b.计数步骤第一，开始时使C1.R由高电位变至低电位(这也是由于有“气泡”在C1.R输入端之故)，则计数器全部清除。因此，QQ1Q1Q1Q=OOOOo第二，第1时钟后沿到Q=Ooo1.此Qo由低电位(0)升至高电位(1),产生的是电位上升的变化，由于有“气泡”在第2位的时钟脉冲输入端，所以第2个触发器不会翻转，必须在Qo由1降为0时才会翻转。第2时钟后沿到Q=OO1.O第3时钟后沿到Q=OoU第4时钟后沿到Q=O1.oO第5时钟后沿到Q=O1.OI第6时钟后沿到Q=O1.IO第7时钟后沿到Q=O1.1.1.第8时钟后沿到Q=IooO第15时钟后沿到Q=I1.1.I第1
25、6时钟后沿到Q=OOOo第三，在第16个时钟脉冲到时，计数器复位至()，因此这个计数器可以计由0至15的数。如果要计的数更多，就需要更多的JK触发器来组成计数器。如8位计数器可计由0至255的数，12位计数器可计由0至4095的数，16位贝丁可计由0至65535的数。可控计数器a.电路原理图图2-13是可控计数器的电路原理图。CO1.NT图2-13可控计数器原理图图2-13中的各个J,K输入端连在一起引出来，由计数控制端COUNT的电位信号来控制。当COUNT为高电位时，JK触发器才有翻转的可能。当COUNT为低电位时就不可能翻转。b.符号可控计数器的符号如图2-14所示。图2/4可控计数器符
26、号(3)同步计数器(synchronouscounter)行波计数器的工作原理是在时钟边缘到来时开始计数，由右边第一位(1.SB)开始，如有进位则要一位一位地推进。而每一位触发器都需要建立时间tp（tp约为10纳秒）。如果是16位的计数器，则最大可能的计一个数的时间为160纳秒，这就显得太慢了。同步计数器是将时钟脉冲同时加到各位的触发器的时钟输入端，而将前一位的输出端（Q）接到下一位的JK端。这样可以使计数器计数时间只相当于一个触发器的建立时间tp,所以同步计数器在很多微型机中常被使用。（4）环形计数器（ringcounter）组成环形计数器也是由若干个触发器组成的。但环形计数器与上述计数器不
27、一样，它只是仅有唯一的一位为高电位，即只有一位为1，其他各位为0。电路原理由D触发器组成环形计数器的电路原理图如图2-15所示。图2-15环形计数器的电路原理图当C1.R端有高电位输入时，除右边第1位（1.SB）外，其他各位全被置0（因清除电位C1.R都接至它们的C1.R端），而右边第1位则被置I（因清除电位C1.R被引至其PR端）。第一，开始时Qo=1.而Qi，Qz，Qs全为0因此,DI也等于1.而DO=Q3=0。在时钟脉冲正边缘来到时，则Qo=0,而Qi=1.其他各位仍为0。第二，第2个时钟脉冲前沿来到时，Q0=O,Q1=O,而Q2=1.,Q3仍=0。这样，随着时钟脉冲而各位轮流置1,并且
28、是在最后一位（左边第1位）置1之后又回到右边第1位，这就形成环形置位，所以称为环形计数器。符号C1.KCLR环形计数器的符号如图2-16所示。环形计数器Q5Q4Q3Q2QiQo图2-16环形计数器的符号应用环形计数器不是用来计数用，而是用来发出顺序控制信号的，它在计算机的控制器中是一个很重要的部件。（5）程序计数器（PrograrnCOUnter）程序计数器也是一个行波计数器（也可用同步计数器）.不过它不但可以从。开始计数，也可以将外来的数装入其中，这就需要一个COUNT输入端，也要有一个1.oAD门，程序计数器的符号如图2-17所zjO图2-17程序计数器5.累加器(1)概述累加器也是一个由
29、多个触发器组成的多位寄存器，累加器的英文为accumu1.ator。累加器不进行加法运算，而是作为A1.U运算过程的代数和的临时存储处。这种特殊的寄存器在微型计算机的数据处理中担负着重要的任务。累加器除了能装入及输出数据外，还能使存储其中的数据左移或右移，所以它又是一种移位寄存器。(2)符号累加器的符号如图2-18所示。图2-18累加器的符号四、三态输出电路1 .三态输出电路的设计目的如果一条信号传输线既能与一个触发器接通，也可以与其断开而与另外一个触发器接通，则一条信息传输线就可以传输随意多个触发器的信息了。三态输出电路(或称三态门)就是为了达到这个目的而设计的。2 .工作原理T2)及一个非
30、门组成，如图2-19所示。三态输出电路可以由两个或非门和两个NMc)S晶体管(,三态输出电路的符号如图2-19(b)所示。*on(a)电路H*1图2/9三态输出电路及其符号（I）当ENAB1.E（选通端）为高电位时，通过非门而加至两个或非门的将为低电位，则两个或非门的输出状态将决定于A端的电位。当A为高电位，G2就是低电位，而G1.为高电位，因而T1.导通而T2截止，所以B端也呈现高电位（VbVqo）；当A为低电位，G2将呈现高电位而G1.为低电位，因而T1.截止而T2导通，所以B也呈现低电位（V=BO）o在选通端（ENAB1.E端）为高电位时A的两种可能电平（0和1）都可以顺利地通到B输出去
31、,即E=1时，B=Ao（2）当选通端E为低电位时，通过非门加至两个或非门的将为高电位。此时，无论A为高或低电位,两个或非门的输出都是低电位，即G1.与G2都是低电位。所以TI和T2同时都是截止状态。这就是说，在选通端（E端）为低电位时，A端和B端是不相通的，即它们之间存在着高阻状态。（3）同端状态逻辑表这种电路的通断状态如表2-1所示。表2-1三态输出电路的逻辑表EABOO1高阻高阻1O1O1（4）双向三态输出电路有时需要双向输出时，-般可以用两个单向三态输出电路来组成，如图2.20所示。A为某个电路装置的输出端，C为其输入端。当EOUT=I时，B=A,即信息由左向右传输；E1.N=I时，C=
32、B,即信息由右向左传输。图2-20双向三态输出电路（5）三态寄存器三态门（E门）和装入门（1.门）一样，都可加到任何寄存器（包括计数器和累加器）电路上。这样的寄存器就称为三态寄存器。1.门专管对寄存器的装入数据的控制，而E门专管由寄存器输出数据的控制。有了1.门和E门就可以利用总线结构，使计算机的信息传递的线路简单化，控制器的设计也更为合理且易于理解。五、总线结构1 .总线结构的原理图设有A,B,C和D4个寄存器，它们都有1.门和E门，其符号分别附以A,B,C和D的下标。它们的数据位数，设有4位，这样只要有4条数据线即可沟通它们之间的信息来往。图221就是总线结构的原理图。*.2WU图2-21
33、总线结构的信息传输如果将各个寄存器的1.门和E门按次序排成一列，则可称其为控制字CON：CON-1.aEa1.hEbUE11.11E111 .总线结构符号图如表22所示，为了避免信息在公共总线W中乱窜，必须规定在某一时钟节拍（C1.K为正半周），只有一个寄存器1.门为高电位，和另一寄存器的E门为高电位。其余各门则必须为低电位。这样，E门为高电位的寄存器的数据就可以流入到1.门为高电位的寄存器中。表2-2总线结构符号图控制字CON信息流通1.A1.EAo1.BoEBI1.cOEcO1.dOEDO数据由BTA数据由ATB数据由000111100000010000OO1OOOAC数据由ATD数据由DTB数据0100100000010010由CA2 .总线结构符号图控制字中哪些位为高电平，哪些位为低电平，将由控制器发出并送到各个寄存器上去。为了简化作图，不论总线包含几条导线，都用一条粗线表示。图2-22总线结构符号图在图2-22中，有两条总线，一条称数据总线，专门让信息（数据）在其中流通。另一条称为控制总线，发自控制器，它能将控制字各位分别送至各个寄存器。控制器也有一个时钟，能把C1.K脉冲送到各个寄存器。
