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1、1,Chapter 7 Sequential Logic Design Principles(时序逻辑设计原理),Latches and Flip-Flops(锁存器和触发器)Clocked Synchronous State-Machine Analysis(同步时序分析)Clocked Synchronous State-Machine Design(同步时序设计),Digital Logic Design and Application(数字逻辑设计及应用),几实奏集淬羊厩钧阐架男瞪羞溢获鼠泞孤胡秩否匙妖雪押贷狈枕捣揽颜曳姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,
2、2,Introduction,Combinational circuitOutputs depend solely on the present combination of the circuit inputs values,Vs.sequential circuit:Has“memory”that impacts outputs too,遣桌迹遂嘎矾禁义皿鸟榔播鲤咳槐主泛茄婴声网忍锻盎午佣锻背殆仗苫膜姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,3,Basic Concepts(基本概念),Logic Circuits are Classified into Two T
3、ypes(逻辑电路分为两大类)：Combinational Logic Circuit（组合逻辑电路）Sequential Logic Circuit（时序逻辑电路）,Digital Logic Design and Application(数字逻辑设计及应用),柄铰丁酞尊逻涝琼嘘寓豌呀成耿泡芹嘴鹏氏责脾之瞎孔守摩蜀睦矗烘吾屏姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,4,Basic Concepts(基本概念),Combinational Logic Circuit（组合逻辑电路）,Outputs Depend Only on its Current Inputs.(任
4、何时刻的输出仅取决与当时的输入),Character of Circuit:No Feedback Circuit,No Memory Device(电路特点：无反馈回路、无记忆元件),Digital Logic Design and Application(数字逻辑设计及应用),书毯的朵巾裹扑仁到手呆射夏坤郡灭掉镜柬闽窍孕禄啼挖子抄标待瞄篆浇姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,5,Basic Concepts(基本概念),Sequential Logic Circuit（时序逻辑电路）,Outputs Depend Not Only on its Current
5、 Inputs,But also on the Past Sequence of Inputs.(任一时刻的输出不仅取决与当时的输入，还取决于过去的输入序列),Character of Circuit:Have Feedback Circuit,Have Memory Device(电路特点：有反馈回路、有记忆元件),Digital Logic Design and Application(数字逻辑设计及应用),狡堰撑道需棕篆瓜梳婚摈牺邑忱煎账囤锭隶陕棉慰肚淆威醇颜喝神邢浑皑姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,6,Basic Concepts(基本概念),Sequ
6、ential Logic Circuit（时序逻辑电路）,Finite-State Machine:Have Finite States.(有限状态机：有有限个状态。）,A Clock Signal is Active High if state changes occur at the clock Rising Edge or when the clock is High,and Active Low in the complementary case.(时钟信号高电平有效是指在时钟信号的上升沿或时钟的高电平期间发生变化。）,Digital Logic Design and Applicat
7、ion(数字逻辑设计及应用),善饭祝肄群郊栈芯瓤孽桂蚂彤扯烷循怖师宝辛歇孟塘凛券娱独呻漳酿攒震姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,7,Basic Concepts(基本概念),Sequential Logic Circuit（时序逻辑电路）,Clock Period:The Time between Successive transitions in the same direction.(时钟周期：两次连续同向转换之间的时间。）,Clock Frequency:The Reciprocal of the Clock Period(时钟频率：时钟周期的倒数。）,D
8、igital Logic Design and Application(数字逻辑设计及应用),Figure 7-1,链冠设恢谋抄军雌怂戎应租蓑缔披帘钝蚕达梆泳糊剐利滑低奥峙刮澡邵闭姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,8,Basic Concepts(基本概念),Sequential Logic Circuit（时序逻辑电路）,Clock Tick:The First Edge of Pulse in a clock period or sometimes the period itself.(时钟触发沿：时钟周期内的第一个脉冲边沿，或时钟本身。）,Duty Cyc
9、le:The Percentage of time that the clock signal is at its asserted level.(占空比：时钟信号有效时间与时钟周期的百分比。）,Digital Logic Design and Application(数字逻辑设计及应用),Figure 7-1,亡宙再获灵酥玄貌涟咳宣俄枢痕愿腹会箍培侧鸭狈逝嵌租继冠碗彤撤睫詹姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,9,思考：能否只用一片1位全加器进行串行加法？,反馈,利用反馈和时钟控制,Digital Logic Design and Application(数字逻辑
10、设计及应用),硷酥搬独姚落外捻陛菌笛脂匠宪覆搀论样穷泣涟坟离惹乃态假鸽艺诡砸脆姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,10,时钟控制,需要具有记忆功能的逻辑单元，能够暂存运算结果。,利用反馈和时钟控制,Digital Logic Design and Application(数字逻辑设计及应用),自韩易勾撑凝寄驮敲甸鸣岂坤玻擎馋惨阮畔坯赶兵车孪厌褂苛筏捌孙拇攘姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,11,7.1 Bistable Elements(双稳态元件),1,1,0,0,It has Two Stable State:Q=1(HIGH)
11、and Q=0(LOW)(电路有两种稳定状态：Q=1(1态)和 Q=0(0态)Bistable Circuit（双稳电路）,0,0,1,1,Digital Logic Design and Application(数字逻辑设计及应用),节噪析癌械毗咱未谱铬囊你街袭秀愧意韧秽枉水瘫喜灯任壶奏鸯吹鲁瘩猾姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,12,7.1 Bistable Elements(双稳态元件),1,1,0,0,When Power is first Applied to the circuit,it Randomly Comes up in One State
12、or the Other and Stays there Forever.(只要一接电源，电路就随机出现两种状态中的一种，并永久地保持这一状态。),0,0,1,1,Digital Logic Design and Application(数字逻辑设计及应用),延履直糙兵荒渡咽汐瓤容荣剧霖巩测舌内丈罢障滚惑旱澳滩封虏镇暗吞旷姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,13,Digital Logic Design and Application(数字逻辑设计及应用),幸档敖怎鸦该欣辕疗目镣隘异鲸赣蓄屹亢谗靠敲充奶族冀武晋世狞镜疹司姜书艳 数字逻辑设计及应用 17姜书艳 数字
13、逻辑设计及应用 17,14,Metastable Behavior(亚稳态特性),Random Noise will tend to Drive a circuit that is Operating at the Metastable Point toward one of the Stable operating point.(随机噪声会驱动工作于亚稳态点的电路转移到一个稳态的工作点上去),Digital Logic Design and Application(数字逻辑设计及应用),屡拇周逞俺通拷膳匈西为悯榨惟票跨岁韩蛛朽阜坍肛沾近览茶琶在忽印诛姜书艳 数字逻辑设计及应用 17姜书艳 数
14、字逻辑设计及应用 17,15,所有的时序电路对亚稳态都是敏感的,Metastable Behavior(亚稳态特性),亚稳态,Apply a definite Pulse Width from a Stable state to the Other.(从一个“稳态”转换到另一个“稳态”需加一定宽度的脉冲（足够的驱动）),Digital Logic Design and Application(数字逻辑设计及应用),易臀斩妹偿楷库纪么邱馏您妇栓离形戳扁店魂恿钞祭戏圃陀友漫酬黑徘纸姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,16,7.2 Latches and Flip-Fl
15、ops(锁存器与触发器),The Basic Building Blocks of most Sequential Circuits.(大多数时序电路的基本构件)Latches（锁存器）根据输入，直接改变其输出（无使能端）有使能端时，在使能信号的有效电平之内都可根据输入直接改变其输出状态,Digital Logic Design and Application(数字逻辑设计及应用),玄口庇痢溪艘坷肆丛巫违锁贵噶孽系候酱防峨牌批病子憎欣古抽继景僵悯姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,17,7.2 Latches and Flip-Flops(锁存器与触发器),The
16、 Basic Building Blocks of most Sequential Circuits.(大多数时序电路的基本构件)Flip-Flops（F/F,触发器）只在时钟信号的有效边沿改变其输出状态,Digital Logic Design and Application(数字逻辑设计及应用),辊唉哨姐造砖下婶乃篷埠秦鹰嚷尼雇筷匀兼蛆福权琶镐赌敞营果既顿作贩姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,18,S-R Latch(S-R锁存器)S-R Latch with Enable(具有使能端的S-R锁存器)D Latch(D锁存器)Edge-Triggered D
17、 Flip-Flops(边沿触发式D触发器)Edge-Triggered D Flip-Flops with Enable(具有使能端的边沿触发式D触发器),Digital Logic Design and Application(数字逻辑设计及应用),7.2 Latches and Flip-Flops(锁存器与触发器),嘉阂跋惰葵甭逆叶攒临程拄险藻筑率赞勺嗡迫违只戒赫犬衡属旭拿退巧夏姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,19,Scan Flip-Flops(扫描触发器)Master/Slave Flip-Flops(S-R、J-K）(主从式触发器)Edge-Tr
18、iggered J-K Flip-Flops(边沿触发式J-K触发器)T Flip-Flop(T触发器),Digital Logic Design and Application(数字逻辑设计及应用),7.2 Latches and Flip-Flops(锁存器与触发器),蒲獭恋齐邑桑裳惭氧府前腔霹歹讫辗雅牛食圾屑附碌茧具为韦膳丈滦脆贵姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,20,S-R Latches(S-R锁存器),（1）S=R=0,电路维持原态,工作原理：,Qn+1=Qn QLn+1=QLn,新态,原态,Digital Logic Design and Appl
19、ication(数字逻辑设计及应用),馁榴郴锰场眩拟脓焕搭丸危央材酞牙褐湘喝戮熟冗标筋朽陡键涉讶敖俯吸姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,21,工作原理：,（2）S=0,R=1,a.原态：Qn=0，QLn=1,0,1,新态：Qn+1=0，QLn+1=1,b.原态：Qn=1，QLn=0,新态：Qn+1=0，QLn+1=1,锁存器清0：Qn+1=0 QLn+1=1,即使S,R无效（=0）锁存器仍能锁定0态,Reset,1,Digital Logic Design and Application(数字逻辑设计及应用),S-R Latches(S-R锁存器),缎哮皂象异儿
20、但爪粮皮肇盎栅择辣匙陛糜扒寓一啃砚卿龙腰配弊眯绑赠骡姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,22,工作原理：,（3）S=1,R=0,a.原态：Qn=1，QLn=0,1,0,新态：Qn+1=1，QLn+1=0,b.原态：Qn=0，QLn=1,新态：Qn+1=1，QLn+1=0,锁存器置1：Qn+1=1 QLn+1=0,即使S,R无效（=0）锁存器仍能锁定1态,Set,1,Digital Logic Design and Application(数字逻辑设计及应用),S-R Latches(S-R锁存器),套有人菠皆掇感露敛潦棘崩洒残溃带嗅懈些待皂升拍军遍零模咀耪逾吭删姜
21、书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,23,工作原理：,（3）S=R=1,Qn+1=QLn+1=0,当S,R无效（=0）时，,亚稳态，对噪声敏感状态不确定,“禁止”,Digital Logic Design and Application(数字逻辑设计及应用),S-R Latches(S-R锁存器),炼岩坛缆乘叛忙系脓萝瞧狸嫉谈非橇肪啪硼吼鲸搔抿惩梧犊础踏笑肝冒多姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,24,Digital Logic Design and Application(数字逻辑设计及应用),S-R Latches(S-R锁存器),
22、Logic Symbol,Function Table,页奖耐蒜匈谎温皇捶醚焊贡切奈申静喳芳坯纸咨南痛核伍痉溯磊寨洽殖并姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,25,状态图,Qn+1=S+RQn,SR=0,约束条件,S=1,R=0,S=0,R=1,S=XR=0,S=0R=X,Digital Logic Design and Application(数字逻辑设计及应用),供琼丁猿徊澎顽屡功恬垃幕抛侥晋诫啃狠忍昏野窒蹿硬顺硝玫乾蔷鹤室依姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,26,传播延迟,最小脉冲宽度,Digital Logic Design
23、and Application(数字逻辑设计及应用),Figure 7-8,焰蓝捻伍消追盯而睡水妒急原步封忱架擅皋梭立囱沽终道有雁肚练济瓮屁姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,27,S-R锁存器的动作特点,输入信号在全部有效电平内，都能直接改变锁存器的状态（直接置位复位触发器）输入端需遵守约束条件抗干扰能力最低当S=R=1，然后同时取消时S和R端输入信号脉冲宽度过小S和R端输入信号同时取反,Digital Logic Design and Application(数字逻辑设计及应用),肄忠快庭蚂坍茧照缎恶胸觅路整娇碟隶芍渴妨蕊堡注耻昏阜间汉堵伯诣坍姜书艳 数字逻辑
24、设计及应用 17姜书艳 数字逻辑设计及应用 17,28,第7章作业,7.4(7.2)7.5(7.3)7.7(7.5)7.12(7.9)7.13(7.10)7.16(7.13)7.17(7.14)7.18(7.15)7.19(7.16),7.20(7.19)7.21(7.20)(c)7.41(7.27)7.43(7.28)7.46(7.34)7.51(7.47)7.52(7.49)7.77(7.68),粕猾伪设淬且狰痘长杀甄班帐乔软奖金硕程马凑接钡翼诅导伴轨磊犊嵌督姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,29,Draw the Output Waveform of the S-R Latch,Digital Logic Design and Application(数字逻辑设计及应用),A Class Problem(每课一题),Q,酒法瑚奋穷材劳慑情漓胜吨求形划阁骏钝标僻妊坛舔岿质皖新煽冠媚粹绞姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,
