第9章组合逻辑电路.ppt

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1、数字电路,第9章 组合逻辑电路,9.1 逻辑关系9.2 逻辑门电路9.3 逻辑函数的表示及其化简9.4 组合逻辑电路的分析与设计9.5 常用的集成组合逻辑电路,数字电路和模拟电路相比有以下几个主要不同点：（1）数字电路中的信号在时间上是离散的脉冲信号，而模拟电路中的信号是随时间连续变化的信号。（2）数字电路所研究的是电路的输入，输出之间的逻 辑关系，而模拟电路则是研究电路的输入输出之 间的大小和相位等问题。（3）在两种电路中，晶体管的工作状态不同。数字电 路中晶体管工作在开关状态，也就是交替地工作 在饱和与截止两种状态，而在模拟电路中晶体管 多工作在放大状态。,1,9.1 逻辑关系,E,A,B

2、,C,Y,1.与逻辑关系：当决定事件的各个条件全部具备之后，事件才会发生。,9.1.1 三种基本逻辑关系,口诀：有0出0，全1出1,逻辑式 Y=ABC,1,2.或逻辑关系：当决定事件的各个条件中有一个或一个以上 具备之后，事件就会发生。,逻辑式 Y=A+B+C,口诀：有1出1，全0出0,A,B,C,Y,或门逻辑符号,1,E,E,Y,3.非逻辑关系：决定事件的条件只有一个，当条件具备时，事件不会发生，条件不存在时，事件发生。,A,R,口诀：有 0 出 1，有 1 出0,1,1.与门和非门构成与非门,2.或门和非门构成或非门,3.与或非门,1,9.1.2 复合逻辑关系,4.异或门,5.同或门,真值

3、表,1,9.1.2 复合逻辑关系,9.1.2 复合逻辑关系,任何复杂的逻辑关系都可由三种基本逻辑关系组合而成，常用的逻辑关系有与非、或非、与或非、异或、同或等等。,表9.1.4 常用逻辑关系及其门电路符号,1,1,9.2.1 分立元件门电路,1.二极管与门电路,+12V,A,B,C,DA,设 uA=0,uB=uC=3V则 DA 优先导通,uY=0.3V Y=0,uY=0.3V,Y,DB、DC 截止,9.2 逻辑门电路,R,设二极管管压降为0.3伏,DB,DC,2,设 uA=uB=uC=0,DA、DB、DC 均导通,Y=0,uY=0.3V,+12V,A,B,C,DA,Y,R,DB,DC,uY=0

4、.3V,2,1.二极管与门电路,设 uA=uB=uC=3V,uY=3.3V,DA、DB、DC 均导通,Y=1,uY=3.3V,+12V,A,B,C,DA,Y,R,DB,DC,Y=AB C,由以上分析可知：只有当A、B、C全为高电平时，输出端才为高电平。恰好符合与门的逻辑关系。,2,1.二极管与门电路,设 uA=3.3V，uB=uC=0.3V 则 DA导通,uY=3.3 0.3=3V DB、DC 截止,DA,12V,Y,A,B,C,DB,DC,uY=3V,2.二极管或门电路,R,Y=1,2,DA,Y,A,B,C,DB,DC,设 uA=uB=uC=3.3V,DA、DB、DC 均导通,uY=3V,u

5、Y=3V,R,12V,Y=1,2.二极管或门电路,2,DA,Y,A,B,C,DB,DC,设 uA=uB=uC=0.3V,DA、DB、DC 均导通,uY=0V,uY=0 V，,R,12V,Y=0,2.二极管或门电路,2,DA,Y,A,B,C,DB,DC,Y=A+B+C,由以上分析可知：只有当A、B、C全为低电平时，输出端才为低电平。符合或门的逻辑关系。,R,12V,2.二极管或门电路,2,目前国产的TTL电路共有五个系列：T1000、CT2000、CT3000、CT4000和CT000，CT000又分为中速系列和高速系列。,CT1000系列是标准TTL系列，相当于国际SN54/74系列。CT20

6、00系列是高速TTL系列，相当于国际SN54H/74H系列。这两个系列都是采用晶体管过驱动基极电流，以使晶体管工作于深度饱和区，从而增加了电路从饱和到截止的时间，延长了平均延迟时间 tpd。,CT3000系列是肖特基TTL系列，相当于国际SN54S/74S系列。CT4000系列是低功耗肖特基TTL系列，相当于国际SN54LS/74LS系列。,9.2.2 TTL 集成门电路,2,T1等效电路,2,1.工作原理,9.2.2.1 TTL 与非门电路,TTL与非门由5个晶体管和5个电阻构成。,T1为多发射极晶体管，在电路中起着与门的作用。,+5V,ABC,T1,R1,R2,T2,T3,T4,T5,R3

7、,R5,R4,uo(Y),设 uA=0.3V 则 VB1=0.3+0.7=1V,RL,uo=5 UBE3 UBE4 UR2=5 0.7 0.7=3.6V Y=1,拉电流,VB1=1V,uo=3.6V,T2、T5 截止,T3、T4导通,设 A=0,2,uo=0.3V,+5V,ABC,T1,R1,R2,T2,T3,T4,T5,R3,R5,R4,uo(Y),设 uA=uB=uC=3.6V，输入端全部是高电平，VB1升高，足以使T2,T5导通，uo=0.3V,Y=0。且VB1=2.1V，T1发射结全部反偏。,VC2=VCE2+VBE5=0.3+0.7=1V，使T3导通，T4截止。,灌电流,VB1=2.

8、1V,VC2=1V,设 A=B=C=1,2,由以上分析得到结论 当输入端A、B、C均为高电平时,输出端Y为低电平。当输入端A、B、C中只要有一个为低电平，输出端就为高电平,正好符合与非门的逻辑关系。,2,有 0 出 1，全 1 出 0,uo/(V),ui/(V),UOH,UOL,UOFF,UON,UIL,UIH,O,UNL,UNH,2.TTL 与非门的电压传输特性,UIH 输入高电平,UIL 输入低电平,UOH 输出高电平,UOL 输出低电平,UON 开门电平,UOFF 关门电平,UNH 高电平抗干扰容限,UNL 低电平抗干扰容限,UT 阈值电压,N0 扇出系数,2,3.TTL与非门组件,TT

9、L与非门组件就是将若干个与非门电路，经过集成电路工艺制作在同一芯片上。,7400组件包含四个两输入端 与非门。,+UCC,14 13 12 11 10 9 8,1 2 3 4 5 6 7,地,7400,&,&,&,&,2,（2）应用举例,门电路的控制作用,将输入端A作为控制端，在输入端B加入脉冲序列，由输出端Y的波形可见,只有当A=1时,输入信号B才能通过与非门到达输出端,即与非门控制端加高电平时，门电路被开启，加低电平时，门电路被封。,2,E,VB1=1V,E=0时，VB1=1V，T2、T5 截止；二极管D导通，使VB31V，T3导通、T4 截止，输出端开路,E=1时，二极管D截止，Y=AB

10、，同TTL与非门。,+5V,AB,T1,R1,R2,T2,T3,T4,T5,R3,R5,R4,Y,D,VB3=1V,（Y为高阻状态）,2,9.2.2.2 三态输出门电路,1.结构和工作原理,AB,Y,&,E,三态与非门逻辑符号,E为控制端且高电平有效，即E=1时，同TTL与非门，Y=AB；E=0时，输出端为高阻状态。,E为控制端且低电平有效，即E=0时，同TTL与非门，Y=AB；E=1时，输出端为高阻状态。,用三态门接成总线结构,2,2.类型,单向总线,双向总线,2,3.三态门的应用,9.2.2.3 集电极开路门（OC门）,它与典型与非门电路的差别在于去掉了由T3、T4组成的复合管，而且T5的

11、集电极是开路的。在使用时必须外接电阻R和外接电源+U。只要R和U的数值合适，就可保证OC门输出具有合适的高低电平和负载电流。,几个OC门的输出端可以直接连在一起，实现线与的功能。所谓“线与”是实现几个门电路输出端相与的功能。即 Y=Y0Y1 Yn,2,右图为两个OC与非门线与的情况。其输出为,利用OC门必须外接电阻 R和电源+U 的特点，可用 OC门直接驱动小电流负载。,集电极开路结构还可以用于制作驱动高电压、大电流负载的门电路。例如：驱动发光二极管LED等显示器件或直流12V 24V的继电器等。,注意：普通的TTL门电路的输出端不允许直接相连。,2,小结：TTL与CMOS门电路的比较,门电路

12、,在UDS=0时，栅源电压与栅极电流的比值，其值很高，通常可达108 1015。,场效应管直流输入电阻 RGS(DC),2,9.3.1 逻辑代数的基本运算规则及定理,1.基本运算规则,与：0 0=0 1=1 0 1 1=1或：0+1=1+0=1+1 0+0=0 非：0=1 1=0,2.逻辑代数的基本定律,推论：A+0=A A+1=1 A 0=0 A=0 A 1=A A+A=1 A+A=A A A=0 A A=A A=A,交换律：A+B=B+A A B=B A结合律：A+(B+C)=(A+B)+C A(B C)=(A B)C分配律：A(B+C)=A B+A C A+B C=(A+B)(A+C)反

13、演定理：A B=A+B,A+B=A B,吸收规则：A+AB=A+B,9.3 逻辑函数的表示及其化简,3,2.逻辑代数式,1.逻辑图,9.3.2 逻辑函数的表示方法,3.真值表,不同组合状态下所对应的输出变量的取值对应列入一个表中，此表称为逻辑函数的真值表。,真值表是用列表的方法将逻辑电路输入变量,3,4.卡诺图,例1：证明AB+AC+BC=AB+AC,解：AB+AC+BC=AB+AC+(A+A)BC,=AB+AC+ABC+ABC,=AB+ABC+AC+ABC,=AB(1+C)+A(1+B)C,=AB+AC,例2：证明 A+AB+BC=A+B,解：A+AB+BC,=A+B+BC=A+B(1+C)

14、=A+B,注意：逻辑代数中没有减法和除法，,不能进行移项和约分。,3,9.3.3 逻辑函数的化简,1.公式化简法,3,例3：证明等式 AB+BD+AD+CD=AB+D,证毕,证明：等式左边,解：(1)利用反演定律,(2)利用反演规则,再化简，得,(1)最小项,在n个变量逻辑函数中，若m为包含n个因子的乘积项，而且这n个变量均以原变量或反变量的形式在m中出现一次，则称m为该组变量的最小项。,对n个变量的逻辑函数，共有2n个最小项。,定义,如 Y=f(A,B)共有4项最小项：,最小项的性质,a.在输入变量的任何取值下,必有一个最小项,而且仅有一个最小项取值为1;,b.任意两个最小项的乘积为0;,c

15、.全体最小项之和为1。,3,2.卡诺图化简法,最小项编号,最小项表达式,任何一个逻辑函数都可以表示成若干个最小项的和，即最小项表达式，它是一个标准“与或”表达式，而且这种形式是唯一的。,对于最小项：,=m6+m7+m3,=m(3,6,7),最小项表达式,3,一个方框内，此方框称为卡诺图。,ABCD,ABC,AB,二变量卡诺图,三变量卡诺图,四变量卡诺图,最小项编号,(2)卡诺图,将逻辑函数的最小项按一定规律填入,3,0 0 0 00 1 1 1,由逻辑函数式得到其卡诺图,卡诺图构成的重要原则：几何相邻性：即两个几何位置相邻的单元其输入变量的取值只能有一位不同。,对称相邻性：即任意两个对称的单元

16、其输入变量的取值也只能有一位不同。如：,3,1.利用逻辑代数公式化简,=BA+B+CD,=B(A+1)+CD,=B+CD,3,如果是四个几何相邻单元取值同为1，则可以合并为 1项，并消去两个变量。,1 1 1 1,1 1 1 1,=C,3,如果是八个几何相邻单元取值同为1，则可以合并为 1项，并消去三个变量。,1 1 1 1,1 1 1 1,Y=1,1 1,利用对称相邻性可以实现化简,3,利用对称相邻性化简举例,1,1,1 1 1 1,1 1 1 1,3,利用对称相邻性化简举例,1,1,1,1,1 1,1 1,正确的圈法,错误的圈法,3,用卡诺图化简逻辑函数的步骤,(1)写出最小项表达式；,(

17、2)画卡诺图；,一般规则是：如果有 2n 个最小项相邻(n=1，2，3)并排成一个矩形组,则它们一定可合并为一项,并消去 n 个因子,合并后的结果中仅包含这些最小项的公共因子。,(3)合并最小项，即找出可以合并的 最小项矩形组（简称画圈）。,3,（1）每个矩形组应包含尽可能多的最小项；（2）矩形组的数目应尽可能少；（3）各最小项可以重复使用，即同一个单元 可以被圈在不同的矩形组内；（4）所有等于 1 的单元都必须被圈过；（5）可以利用约束项。,用卡诺图化简遵循的原则,3,Y=AC+AB,1,1,1,AB,0,0,0,0,0,=AC+AB,（1）卡诺图法,（2）公式法,3,例1：化简,A,BC,

18、00,01,11,10,0,1,1,1,1,1,1,1,0,0,C,B,解1 Y=B+C,例2：化简,3,利用逻辑代数公式化简,例：化简 Y=ABC+ABD+ABC+CD+BD,解：Y=ABC+ABC+CD+B(AD+D),=ABC+ABC+CD+B(A+D),=ABC+ABC+CD+BA+BD,=AB+ABC+CD+BD,=B(A+C)+CD+BD,=BA+BC+CD+BD,=BA+B(C+D)+CD,=BA+B+CD,=B(A+1)+CD,=B+CD,1 1,1 1,1 1,11,1111,C D,B,11,3,1 0 1 1,1 1 1 1,0 1 0 1,1 1 1 1,例3：试化简逻

19、辑函数的表达式,Y=(A,B,C,D)=m(0,2,3,5,6,8,9,10,11,12,13,14,15),A,3,什么是约束项,(4)具有约束项的逻辑函数及其化简,某些逻辑问题中输入变量的取值不是任意的，对输入变量取值所加的限制称为约束。同时，把这一组变量叫做具有约束的一组变量。,例如，有三个变量A、B、C，它们分别表示一台电动机的正转、反转和停止命令，A=1 表示正转，B=1表示反转，C=1表示停止。电动机在任何时候只能执行其中的一条命令，所以不允许两个或三个变量同时为 1，这样 ABC 的取值只可能是 001、010、或 100 中的一种,而不可能是 000、011、110、101 或

20、 111 中的任何一种。因此，ABC 是具有约束的一组变量。,3,约束条件的表示,当限制某些输入变量的取值不能出现时，可以用它们对应的最小项恒等于0来表示。上面例子中的约束条件可表示为：,ABC,=0，,=0，,=0，,=0，,=0,或写成,ABC 的取值只可能是001、010、或100中的一种,而不能是000、011、110、101或111中的任何一种。,d(0,3,5,6,7)=0,3,约束项在化简逻辑函数中的应用,A,B,0,1,0,1,A,B,Y,0,0,0,0,1,1,1,0,1,例4：某逻辑函数的真值表如下，约束条件AB=0，试写出最简“与 或”表达式。,真值表,1,1,0,解：（

21、1）不考虑约束条件,（2）考虑约束条件,3,真值表,A,B,C,Y,0,0,0,0,0,0,1,0,1,1,1,0,0,0,1,1,1,1,0,0,0,0,把约束项视为0时，,Y=AB+AC,3,例5：某逻辑函数的真值表如下，试写出最简“与或”表达式。,真值表,A,B,C,Y,0,0,0,0,0,0,1,0,1,1,1,0,0,0,1,1,1,1,0,0,0,0,把约束项视为1时，,Y=A,把约束项视为0时，,Y=AB+AC,3,例5：某逻辑函数的真值表如下，试写出最简“与或”表达式。,已知组合逻辑电路图，确定它们的逻辑功能。,（1）根据逻辑图，写出逻辑函数表达式;（2）对逻辑函数表达式化简;

22、（3）根据最简表达式列出真值表;（4）由真值表确定逻辑电路的功能。,组合逻辑电路：逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定。,9.4 组合逻辑电路的分析与设计,9.4.1 组合逻辑电路的分析,4,分析步骤,&,例1:分析下图逻辑电路的功能。,A,B,Y,C,功能:与门电路,&,Y1,Y2,=AB ABC,利用反演律,1,=ABC,4,例2:分析下图逻辑电路的功能。,功能：当 A、B 取值相同时，输出为1,是同或电路。,4,功能:当 AB 时,Y1=1;,当 AB 时,Y3=1;,当 A=B 时,Y2=1;,是一位数值比较器,例3:分析下图逻辑电路的功能。,Y1,Y2,Y3,

23、1,1,A,B,1,1,1,4,根据给定的逻辑要求，设计出逻辑电路图。,（1）根据逻辑要求，定义输入输出逻辑变量，列出真值表；（2）由真值表写出逻辑函数表达式；（3）化简逻辑函数表达式；（4）画出逻辑图。,设计步骤,9.4.2 组合逻辑电路的设计,4,例1：用与非门实现或门电路的功能。,Y=A+B+C,解：,与非门也可作为非门使用(将多个输入端短接)。,4,三人表决电路,例2：设计一个三人表决电路。,1,0,A,+5V,B,C,R,Y,输入A、B、C表示投票:同意为 1,不同意为 0；,解：,输出Y表示表决结果：通过为 1,否决为 0。,4,Y=AB+AC+BC,填入卡诺图化简,4,1,0,A

24、,+5V,B,C,R,Y,Y=AB+BC+AC,用与门和或门实现,4,三人表决电路,1,0,A,+5V,B,C,R,Y,用与非门实现,4,三人表决电路,例3：设计交通灯报警电路，画出逻辑电路图，要求用与非门实现。,解：,输入A,B,C分别代表红,黄,绿灯:灯亮为1,灯灭为 0;Y表示输出:报警Y=1,不报警Y=0。,写逻辑表达式:Y=1的最小项之和,化简,4,Y=ABC+AC,=ABC AC,解：,用与非门实现,用任意门实现,4,Y=AB+EB+EA,例4：设计一个可控制的门电路，要求：当控制端 E=0时,输出端 Y=AB;当E=1时,输出端 Y=A+B。,4,约束条件 AB+CD=0,即AB

25、=1,CD=1 为任意态,4,9.5 常用数字集成组合逻辑电路,5,组合逻辑电路是将门电路按一定规律连接组合，构成具有特定功能的逻辑电路。常用的有加法器、编码器、译码器、数值比较器、奇偶校验电路、数据选择器和分配器等。,本课程的重点是加法器、译码器。,译码器分为变量译码器和显示译码器。,要求会读集成组合逻辑电路的功能表。,9.5.1 加法器,两个二进制数相加，称为“半加”，实现半加操作的电路称为半加器。,C=AB,半加器逻辑图,半加器逻辑符号,1.半加器,5,被加数、加数以及低位的进位三者相加称为“全加”，实现全加操作的电路称为全加器。,=S Ci,Co=SCi+AB,2.全加器,S=A B

26、Ci,5,P186,Co=SCi+AB,全加器逻辑符号,由半加器及或门组成的全加器,=A B Ci,5,例1：试构成一个三位二进制数相加的电路。,CO S,A B CI,A B CI,S0,S1,S2,C2,A2 B2,A1 B1,A0 B0,A B CI,5,CO S,CO S,4.集成全加器 74183 管脚图,14 13 12 11 10 9 8,1 2 3 4 5 6 7,+UCC 2A 2B 2Ci 2Co N 2S,1A N 1B 1Ci 1Co 1S 地,74183内部有两片全加器,5,例2：试用74183构成一个四位二进制数相加的电路,S0,S1,S2,C3,A2 B2,A1

27、B1,2Co 2S 1Co 1S,2A 2B 2Ci 1A 1B 1Ci,74183,2Co 2S 1Co 1S,2A 2B 2Ci 1A 1B 1Ci,74183,S3,A0 B0,74183是加法器集成电路组件，包含两个独立的全加器。,A3 B3,5,例：试用74183构成一个三位二进制数相加的电路,S0,S1,S2,C2,A2 B2,A1 B1,2Co 2S 1Co 1S,2A 2B 2Ci 1A 1B 1Ci,74183,2Co 2S 1Co 1S,2A 2B 2Ci 1A 1B 1Ci,74183,A0 B0,5,74183是加法器集成电路组件，包含两个独立的全加器。,编码：用数字或

28、符号来表示某一对象或信号的过程称 为编码。n 位二进制代码可以表示2n个信号。,9.5.2 编码器,5,编码器：是实现编码的电路。编码器也有二进制编码 器和二十进制BCD码编码器两类。编码器广泛应用于键盘电路。,常用的二十进制BCD码,编码器,+5V,R10,D,C,B,A,0 1 2 3 4 5 6 7 8 9,0,1,1,1,5,D为高位A为低位,1.二进制编码器原理电路,数字集成编码器 74147,74147,16 15 14 13 12 11 10 9,1 2 3 4 5 6 7 8,5,2.集成编码器,I1 I2 I3 I4 I5 I6 I7 I8 I9,Y2,Y3,Y1,Y0,T1

29、147 功能表,1 1 1 1,0 1 1 0,0 1 1 1,1 0 0 0,1 0 0 1,1 0 1 0,1 0 1 1,1 1 0 0,0 9 8 7 6 5 4 3 2 1,1 1 1 1 1 1 1 1 1,1 1 0 1,1 1 1 0,输 入,输出(8421反码),十进制数,0 1 1 1 1 1 1 1 1,0 1 1 1 1 1 1 1,0 1 1 1 1 1 1,0 1 1 1 1 1,0 1 1 1 1,0 1 1 1,0 1 1,0 1,0,5,译码是编码的逆过程，将二进制代码按编码时的原意翻译成有特定意义的输出量。,9.5.3 译码器,1.变量译码器,若输入变量的数

30、目为 n，则输出端的数目为 N=2n。,例如：2线 4线译码器、3线 8线译码器、4线 16线译码器等。,以3线 8线译码器74138为例说明。,5,实现译码的电路称为译码器。译码器分为变量译码器、代码变换译码器和显示译码器等类型。,1 2 3 4 5 6 7 8,74138,74138 管脚图,A2 A0是译码器输入端，Y0 Y7是译码器输出端。且低电平有效。SC SB SA为三个使能输入端，只有当它们分别为0、0、1，译码器才能正常译码；否则不论 A2 A0为何值，Y0 Y7都输出高电平。,16 15 14 13 12 11 10 9,1 2 3 4 5 6 7 8,5,1,A0,A2,A

31、2,A2,A1,1,A1,A1,A0,A0,5,A2 A1 A0,Y0,Y2,Y5,Y4,Y1,Y3,Y6,Y7,74138 功能表,0,0,0,1,1,0,0,0,0,1,0,1,0 1 1 1 1 1 1 1,1 0 1 1 1 1 1 1,1 1 0 1 1 1 1 1,1 1 1 0 1 1 1 1,1 1 1 1 0 1 1 1,1 1 1 1 1 0 1 1,1 1 1 1 1 1 0 1,1 1 1 1 1 1 1 0,5,任何一个三输入变量的逻辑函数都可以用74138 和一个与非门来实现。,例1:用74138 实现 Y=AB+BC,5,L0,L1,L2,L3,+5V,S,A0,

32、A1,74139,5,A1,A0,L0,L3,L1,L2,L0,L3,L1,2.显示译码器,a,b,f,g,e,c,d,f g,a b,e d,c,(1)数码显示器：用来显示数字、文字或符号。,+,+,+,+,+,5,74248,A1 A2 LT IB/YBR IBR A3 A0 地,+UCC Yf Yg Ya Yb Yc Yd Ye,YaYg:译码器输出端，与共阴极半导 体数码管中对 应字段ag的管 脚相连。,(2)74248七段字形显示译码器,16 15 14 13 12 11 10 9,1 2 3 4 5 6 7 8,5,74248七段字形显示译码器真值表,A3 A2 A1 A0,Ya Yb Yc Yd Ye Yf Yg,显示字形,0 0 0 0,1 1 1 1 1 1 0,0 0 0 1,0 1 1 0 0 0 0,.,1 0 0 0,1 1 1 1 1 1 1,1 0 0 1,1 1 1 0 1 1 1,1 1 0 1 1 0 1,0 0 1 0,5,A3A2A1A0,YaYbYcYdYeYfYg,abcdefg,R,+5V,74248,共阴极数码管,A3A2A1A0,74248与共阴极数码管的连接,5,0000,0010,1,1,1,0000,0000,0111,0011,0,灭零控制示意图,2,0,7.,0,3,A3A2A1A0,5,