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1、实验报告(计算机类)开课学院及实验室：实验时间：年月日学生姓名学号成绩学生所在学院年级/专业/班课程名称EDA技术(机械)课程代码实验项目名称数字信号发送和接收电路项目代码指导教师项目学分一、实验目的1 .了解VHDL语言编程方法，学会熟练运用quartus软件2 .了解如何使用VHDL设计数字信号发送和接收电路二、内容与设计思想1 .设计一个5位数字信号发送和接收电路，在数据接收端只有在代码传送无误后才把数据代码并行输出，串行偶校验检测器可通过异或实现。2 .数据传送的格式采用异步串行通信的格式，包含起始位、数据位、校验位、停止位和空闲位。3 .此实验可选用两个实验箱完成，一个发送数据，一个
2、接收数据，其时钟必须一样，且共地三、使用环境WinXP或Win7QUartUSii编程环境四、核心代码及调试过程数字信号发送和接收电路信号发送模块Iibraryieee;useieee.std_Iogic_1164.aII;useieee.std_Iogic_unsigned.all;entityfaisport(start:instd_logic;a:std_Iogic_vector(4downto0);elk:instd_logic;b:outstd_logic);endfa;architecturert1offaisbeginprocess(cIk,a)variabIetemp:std_
3、Iogic_vector(6downto0);variabIetmp,m:std_logic;variabIetmp1:integerrange0to7;beginif(cIk,eventandcIk=,1)thenif(m=,0)thentmp:=1;endif;if(start=0)thentemp(5downto1):=a(4downto0);temp(6):=a(4)xora(3)xora(2)xora(1)xora(0);temp(0):=0,;temp:=1&temp(6downto1);if(tmp17)thentmp1:=tmp1+1;eIsem=,0,;temp:=00000
4、00;tmp1:=0;endif;endif;endif;b=tmp;endprocess;endrt1;信号接收模块Iibraryieee;useieee.std_Iogic_1164.all;entityrevisport(elk,re:instd_logic;Imp:outstd_Iogic_vector(4downto0);alm:outstd_logic);endrev;architecturercv_arcofrevisbeginprocess(cIk)variabIea:std_logic;variabIeent:integerrange0to6;variabIeshift:st
5、d_Iogic_vector(5downto0);beginifcIkeventandcIk=1,thenifa=Othenifre=Othena:=1;alm=,01;endif;eIseifcnt6thenshift:=re&shift(5downto1);ent:=cnt+1;eIseent:=0;a:=O;if(shift(0)xorshift(1)xorshift(2)xorshift(3)xorshift(4)xorshift(5)=,0,thenImp=shift(4downto0);eIseaIm=,11;endif;endif;endif;endif;endprocess;endrcv_arc;总体框图；五、总结六、附录（仿真结果）
