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1、数字集成电路设计课程作业题目：一个简单的CPU设计目录一、实验目的3二、实验原理3三、实验内容5四、实验步骤51 .实验代码62 .实验优化与仿真13五、实验总结16一、实验目的：1、通过设计一个简单的CPU使学生对计算机组成原理理解更透彻。2、学会用EDA进行系统设计。二、实验原理：传统的计算机由三个主要的单元组成：中央处理器(CPU)单元、存储器、输入输出硬件。存储器是用来存储程序指令和数据的，输入输出硬件是用来与其他设备通信的。如图1所示这些单元是由总线相连接的。通常在总线上传输的信号包括存储地址、存储数据和总线的状态。总线状态信号指示当前总线的操作是内存的读、内存的写或输入输出操作。C
2、PU内部包括小数量的寄存器，这些寄存器是用来存储处理器内部数据的。诸如PCjR,AC,MAR,MDR等处理器内部用来存储数据的寄存器是由D触发器实现的。在CPU内部还包括一个或多个算逻单元(ALU),算逻单元是用来做算术和逻辑运算的。通常，算逻单元的操作包括加、减、逻辑与、逻辑或。寄存器和总线之间的连接是简单的点对点连接，当有几个寄存器驱动总线时，这个连接用多路选择器打开连接输出或三态输出。控制单元是一个复杂的有限状态机，它控制处理器内部的操作。处理器执行的主要操作是存储在内存中的指令序列。处理器从内存读或取指令，然后进行指令译码，决定进行哪些操作，接着执行指令。控制单元控制处理器中的这些操作
3、序列。图1简单的计算机系统体系结构计算机的程序就是一些指令序列。指令存储在存储器中，在这个实验中我们实现一个简单的计算机设计，每条指令由16比特组成。如图2所示，OpcodeAddress158O图2简单CPU指令格式每条指令由两部分组成：操作码(OPCOde)和地址(Address)。通常，一条指令发送一系列的数据值，然后通过ALU执行这个操作。操作码说明这个操作,例如，力口、减，这是将被执行的操作。地址可能指向数据存储的位置，也可能指向另一条指令。这个实验中的基本指令的如表1所示。表1基本指令指令操作操作码的值ADDaddressAC=AC+address地址中的值00STOREaddre
4、ssaddress地址中的值二ACOlLOADaddressC=address地址中的值02JUMPaddressPC=address03JNEGaddressIfACOThenPC=address04下面，给出一个程序的例子，计算A=B+C,过程如表2所示表2汇编语言与机甥码汇编语言机器码LOADB0211ADDC0012STOREAOllO处理器从存储器中读或取指令，然后进行指令译码，决定进行哪些操作，接着执行指令的过程如图3所示。一个简单的状态机一一控制单元控制处理器中的这个操作序列。执行取指令、指令译码、执行指令需要几个寄存器传输这些操作和几个时钟周期。为了保证程序能够连续执行，在CP
5、U中必须设置程序计数器，用以存放下一条指令在主存中的地址，因此又称为指令计数器或指令指针IP(InStrUCttOnPointer)o在开始执行程序前，须将程序的起始地址即程序的第一条指令所在主存单元地址送入PC,以便从程序的第一条指令开始执行。当现行指令执行完毕，通常由程序计数器提供后继指令地址.并送往主存的地址寄存器。当指令按顺序执行时，每读取一条指令后，pc应加上一个增量(通常为刚读取指令所占主存的单元数)，以指向下条指令地址。当遇到转移指令时，需改变程序的执行顺序，则由转移指令形成转移地址送注PC作为后继指令地址。PC计数功能可由ALU配合实现，此时PC为一单纯寄存器；也可让PC本身具
6、有计数逻辑。图3处理能取指、译码、执行循环指令寄存器IR(InStrUCtionRegiStefj用来存放当前正在执行的一条指令。当执行一条指令时，通常是先将其从存储器读出到主存数据寄存器MDR(MemoryDataRegister),然后再送往IR中。累加器(AO主要是用来进行数据计算和存储临时的程序数据的寄存器。一个详细的取指令、指令译码和执行指令的过程如图4所示。图4详细的取指令、指令译码和执行指令的过程三、实验内容根据上面介绍的实验原理，设计一个简单的CPU,然后下载到硬件实验平台中进行测试。四、实验步骤1.将系统分成几个模块，然后编写各个模块的VHDL程序，进行语法检查，直到语法检查
7、正确。(1) dmadma.vhd:-Iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiii-DirectMemoryAccess-MovethedatafromROMtoRAM-IllllllllllllllllllllllllllllllllllllllllllllllllIIIIIinlibraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entitydmaisPrt(elk:inStdJ
8、ogic;rst:inStdJogic;dma_begin:inStdJogic;address:inoutstd_logic_vector(3downtoO);data_rom:instd_logic_vector(7downtoO);dma_ready:outStdJogic;data_ram:outstd_logic_vector(7downtoO);we:outStdJogic);endentitydma;architecturebehaveofdmaisbeginprocess(clkzdma-begjn,addressjst)beginif(rst=,l,)thenaddress=
9、0000;dma_ready=,0,;elsif(dma_begin=,l,)thenwe=1,;if(address=llll)thendma_ready=1,;we=0,;elsif(rising_edge(clk)thendata_ram=data_rom;address=address+1;endif;endif;endprocess;endbehave;(2) romrom.vhd:-Iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiii-16*8ROM-Savethecodeanddata-CE=Oenabletorea
10、d-V/libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityromisport(addr:instd_logic_vector(3downtoO);ce:inStdJogic;dataout:outstd_logic_vector(7downtoO)；endentityrom;architecturebehaveofromisbeginprocess(addr,ce)beginif(ce=O)thendataout,Z,);elsecase
11、addris-codesegmentwhen0000=dataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataout=00000000;endcase;endif;endprocess;endarchitecturebehave;(3) ramram.vhd-Iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiii-16*8RAM-RE=Oenabletorea
12、d-We=Oenabletowrite-RandomAccessMemory.UsetospeeduptheCPU-Iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiilibraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityramisport(addr:instd_logic_vector(3downtoO);we:inStdJogic;re:instd_logic;dma_add
13、r:instd_logic_vector(3downtoO);dma_begin:inStdJogic;dma_in:instd_logic_vector(7downtoO);data:inoutstd_logic_vector(7downtoO)；endentityram;architecturebehaveoframisbeginprocess(addr,we,re,data,dma-addrzdmajnzdma-begin)istyperam_arrayisarray(Oto15)ofstd_logic_vector(7downtoO);variableram_mem:ram_array
14、;variableaddress:integerrangeOto15;begindataZ,);if(dma_begin=,0,)thenaddress:=conv_integer(addr);ifwe=,1,thenram_mem(address):=data;elsifre=,1,thendatadatabusloutstd_logic_vector(7downtoO);dma_readyl:outStdJogic);endentitycpu_control;architecturebehaveofcpu_controliscomponentromisport(addr:instd_log
15、ic_vector(3downtoO);ce:inStdJogic;dataout:outstd_logic_vector(7downtoO)；endcomponentrom;componentramisport(addr:instd_logic_vector(3downtoO);we:inStdJogic;re:inStdJogic;dma_addr:instd_logic_vector(3downtoO);dma_begin:inStdJogic;dmajn:instd_logic_vector(7downtoO);data:inoutstd_logic_vector(7downtoO)；
16、endcomponent;componentdmaisPrt(elk:inStdJogic;rst:inStdJogic;dma_begin:inStdJogic;address:outstd_logic_vector(3downtoO);data_rom:instd_logic_vector(7downtoO);dma_ready:outStdJogic;data_ram:outstd_logic_vector(7downtoO);we:outStdJogic);endcomponent;typestatesis(s,slzs2,s3zs4,s5);signalcurrent_state,n
17、ext_state:states;signalflag:std_logic;signalpczaddrbus:std_logic_vector(3downto0);signaladdress:std_logic_vector(3downto0);signalax,bx:std_logic_vector(7downto0);-Ax,Bxsignalcs:std_logic;signaldatabus:std_logic_vector(7downto0);signalrun:stdJogic;signalmar:std_logic_vector(3downtoO);signalir:std_log
18、ic_vector(7downtoO);signalfl:std_logic;signaldma_begin:std_logic;signaldma-readyrstdJogic=,0,;signalwe:std_logic;signalre:std_logic;signaloutput:std_logic_vector(7downtoO);signaldma_in,dma_out:std_logic_vector(7downtoO);beginreg:PrOCeSS(CIkJSt)variabletemp:std_logic_vector(3downtoO);beginifrst=l,the
19、n一系统复位pc=OOOO;a=00000000;bx=OOOOOOOO;run=,l;flag=,l;fl=,l;current_statemar=pc;一将PC的值赋给MAR,在S2状态时从RAM中读出指令(IR=databus)dma_begin=1;if(dma_ready=l,)then-enabledmatocopythedatafromromtoramdma_begin=,0,;next_state=si;elsenext_statenext-state=s2;ifflag=l,thenpc=pc+l;地址加1flagnext-state=s3;flag=,l;irnext-st
20、ate=s4;tempr=ir(7 downto 4);MOV0000, ADD0001, SB0010)if (temp=0000) or (temp=0001,)or (temp=0010) thenmar=ir(3 downto 0); -将数据存储的地址赋给读取数据code overelsif temp=1110 then output-data=ax;elsif temp=llll then runnext_state=s5;if temp=0000 thena=dataBus;elsif temp=0001 then bx=databus;fl=,l;elsif temp=,001
21、0 then bx=databus;flnext-state=s;iftemp=0001andfl=lthenax=a+bx;-addax,bfl=,01;elsiftemp=0010andfl=l,thenax=a-bx;-subax,bxfl=,01;endif;endcase;current_state=next_state;-此设计使每个状态为两个时钟周期endif;endif;endprocessreg;ul:dmaportmap(clkzrstzdma-beginzaddress,dma-out,dma-ready,dmajnzwe);u2:romportmap(addresszc
22、s,dma-out);u3:ramportmap(addrbus,we,rezaddresszdma-beginzdmajnzdatabus);addrbus=marwhen(current_state=s2)or(current_state=s4)else0000;re=,1,when(current_state=s2)or(current_state=s4)else-readenableforram0;cs=l,when(current-state=s)else-readenableforrom0;dma_beginl=dma_begin;dma_readyl=dma_ready;addr
23、essl=address;runl=run;dmain=dmajn;dmaout=dma_out;pcl=pc;marl=mar;irl=ir;axl=a;bl=b;databusl=databus;endarchitecturebehave;2 .对VHDL语言实现的各个模块进行Modelsim功能仿真，如仿真波形有误,需重新修改VHDL程序，重复以上各个步骤，直到得到正确的波形仿真结果。后K6BO：*aUeOTrU$AMIrnF匕八fIA(X三2U(pgL2!EH八90ZwKflWS0-IaaMfocnM2ZcM5Q3Qxvp3uuommwP*50000MO0iooOiOto00oouoa
24、iooo匕二二匚矛，TyqlqyboiXDCCflEJLRrUWLrmnJrLLjmrL11rLjrjm11jrLrmjmrLjrLnjvumrurmnjruvwooer0rrMr0DWwoo*?uoor*uooU002,L2600*u6or*n0i!W3IBO1*5IflIg.00008WQ000000009、Mjno.0000.IZ.000000008Mkl0091,u*000000000VRuoeatMp*09-q案ZrZZZaZQLtnqccp*000000008l*e000000008IWQOooOSLBM9p.1m08WS。W*VAUJRtfB陀-9W，.；2?S,TV1dSMnd
25、abonW*vfon0fOAPrcjcVcpcpucc*troi-cfMcontrol-(cuacorfroa20170614105(U4amva4(ftdOly)*K5VWwUnOabcnMpS中j招，夕IIJWCI2017/6/14F3 .进行逻辑综合，并进行综合后仿真4 .进行实现过程（包括翻译、映射、布局布线3个小步骤）5 .布局布线后进行时序仿真6 .PC机通过写入电缆与硬件实验平台连接，硬件实验平台与电源连接，检查无误后，开启电源，把仿真正确的VHDL编译代码写入硬件实验平台的CPLD或FPGA中7 .进行硬件在线调试，检查结果是否符合设计要求。若不符合，需要修改VHDL程序，重复以上各个步骤，直到硬件在线调试正确五、实验总结通过这次实验，我们收获很多，运用所学的知识进行了软件仿真验证实践,对数字集成电路的设计更深的理解。
