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1、理工大学用程序输入方法设计一个16位二进制加法计数器目录摘要I1 绪论12 计数器的工作原理23 设计原理34 电路系统的功能仿真126 个人小结16参考文献17摘要计数器是数字系统中使用较多的一种时序逻辑器件。计数器的根本功能是统计时钟脉冲的个数，即对脉冲实现计数操作。计数器也可以作为分频、定时、脉冲节拍产生器和脉冲序列产生器使用。计数器的种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预制数和可编计数
2、器等等。本次课程设计将利用众多集成电路软件软件中的Quartus II软件，使用VHDL语言编程完成论文用程序输入方法设计一个16位二进制加法计数器，调试结果明确，所设计的计数器正确实现了计数功能。关键词：二进制；加法计数器；VHDL语言1 绪论现代电子设计技术的核心已日趋转向基于计算机的电子设计自动化，即EDAElectronic Design Automation技术。EDA技术就是依赖功能强大的计算机，在集成电路软件平台上，对以硬件描述语言HDLHardware Description Language为系统逻辑描述手段完成的设计文件，自动完成逻辑编译、化简、分割、综合、布局布线以与逻辑
3、优化和仿真测试，直至实现既定的电子线路系统功能。现在对EDA的概念或畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试与特性分析直到飞行模拟，都可能涉与到EDA技术。一般所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。 EDA工具软件可大致可分为芯片设计辅助软件、可编程芯片辅助设计软件、系统设计辅助软件等三类。常用的EDA工具软件平台有：Matlab、Protel、Proteus、OrCAD以与我们学习的本次课程结课论文所用到的
4、Quartus II等。而且EDA工具软件平台一般都有第三方软件接口，以便于与其他软件联合使用。本次课程结课论文在设计16位二进制加法计数器时所用到的EDA软件工具平台是Quartus II。Quartus II 是Altera公司的综合性PLD可编程逻辑器件开发软件，支持原理图、VHDL、VerilogHDL以与AHDLAltera Hardware Description Language等多种设计输入形式，嵌自有的综合器以与仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现
5、各种DSP应用系统；支持Altera的片上可编程系统SOPC开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。本文将介绍在Quartus II平台上利用VHDL语言来实现16位二进制加法计数器的程序设计。2 计数器的工作原理计数器是数字系统中使用较多的一种时序逻辑器件。计数器的根本功能是统计时钟脉冲的个数，即对脉冲实现计数操作。其工作原理可概述为：当输入时钟脉冲的一个上升沿也可以是下降沿降临时，二进制数据的低一位加1或减1，并向高位进1或借1。在没有外部约束条件时，计数器可进展与其二进制位数对应的数值的相应进制的自循环计数，如位数为3的计数器可进展8进制的自循环
6、加法或减法计数。可根据需要来设置计数器的位数，并通过外部约束条件来人为设定计数器的计数模数，来得到计数进制符合需要的N进制计数器。所谓N进制计数器，是指一个计数器的计数过程，在经历时钟脉冲信号的个为N之后，二进制数据又回到初始状态的计数器。时钟Q0Q1Qn-1Qn0000.0000100012001030011.2n-111.102n111.11112n+1000.0000图2.1计数器的状态图 3 设计原理本论文所设计的16位二进制加法计数器，其中16位计数器输出Q15.0=00000，时钟CLK的上升沿到来时，计数器处于预置工作状态，输出Q15.0= D15.0，D15.0是16位并行数据
7、输入端，COUT是进位输入端，当UPDOWN=0(进展加法操作)且输出Q15.0=11111时，COUT=1表示进位输出。4 电路系统的功能仿真1. 编辑文件1启动Quartus双击桌面上的Quartus图标或单击开始按扭，启动Quartus。其初始界面如图1所示。图1 初始界面2编辑文件单击标题栏中的FileNew对话框，如图2所示。图2输入选择对话框单击New对话框的Device Design Files选项卡，选择编译文件的语言类型。这里选择VHDL Files，选好后单击【OK】按钮，打开VHDL文本编辑器窗口，并在其中输入图3所示的程序，这是一个与门的VHDL程序。图3文本编辑器输入
8、完成之后，单击FileSave As选项，将编辑的文本文件存在已建立的文件夹c:Users下，存盘文件名应该与VHDL程序的实体名一致，即Vhdl1.vhd。当出现问句Do you want to create时，可选“否。2. 创建工程1打开建立新工程向导单击FileNew Project Wizard菜单，出现新建工程向导对话框，如图4所示。图4新建工程向导在图4中，单击【Next】按钮，出现如图5所示的工程根本设置对话框。图5 工程根本设置和情况在最上面的输入框中输入工作库文件夹的地址，本例的地址是C:User/GongYu/Desktop/EDA/t16，或者单击该对话框最上一栏右侧的
9、【】按钮，出现选择文件夹的目录。(2) 将设计文件参加工程中单击图7中的【Next】按钮，在弹出的对话框中，将与本工程有关的文件参加，有两种方法：一种是单击右边的【Add All】按钮，将设定工程目录中的所有VHDL文件参加到工程文件栏；另一种是单击【Add 】按钮，从工程目录中选出相关的VHDL文件。图5中间的输入框就是该工程的名称，一般可以用顶层文件的名称作为工程名称，本例的顶层文件名是t16。最下面的输入框要求输入顶层设计文件实体的名称，本例顶层文件的实体名称是t16。图5就是完成后的效果。图8参加设计文件(3) 选择仿真器和综合器类型单击图8中的【Next】按钮，这时弹出选择仿真器和综
10、合器类型的窗口。如果选择默认的NONE，表示使用Quartus中自带的仿真器和综合器。在本例中都选默认的NONE选项。如图9所示。图9EDA工具设置(4) 选择目标芯片单击图9中的【Next】按钮，根据系统设计的实际需要选择目标芯片。首先在Family栏选择芯片系列，本例选择ACEX20KE系列。在此栏下方，询问选择目标器件的方式，选No，表示允许编程器自动选择该系列中的一个器件；单击Yes选项，表示手动选择。如图10所示。图10器件模式本例采用手动选择，单击图10中的【Next】按钮，选择此系列的具体芯片：EP20K30ETC144-1，如图11所示。图11目标器件选择单击【Next】按钮后
11、，弹出工程设置统计窗口，如图12所示。图12摘要(5) 完毕设置最后单击图12中的【Finish】按钮，完毕设置。在Quartus主窗口的左侧，如图13所示。图13工程管理窗口该图是工程ex1_v 的工程管理窗口(或称pilation Hierarchy窗口)，主要显示本工程项目的层次结构和各层次的实体名。3. 目标芯片的配置(1) 选择目标芯片单击标题栏中的AssignmentsSettings菜单，在弹出的对话框中选Category下的Device选项，然后在右侧选择目标芯片EP20K30ETC144-1此芯片已在建立工程时选定了。也可在Available devices栏分别单击Pack
12、age封装形式、Pin count管脚数量和Speed速度来选定芯片。如图14所示。图14选择器件对话框(2) 选择目标器件编程配置方式单击图14中的【Device & Pin Options】本例中字母D被挡住了按钮进入器件与管脚操作对话框，首先选择Configuration项，在此框的下方有相应的说明，在此可选Configuration方式为Passive Serial，这种方式可以直接由PC机配置，也可由专用配置器件进展配置。使用的配置器件选Auto系统自动配置，如图15所示。图15配置选项卡(3) 选择输出配置单击图15中的Programming Files选项卡，可以选Hexadec
13、imal，即产生下载文件的同时，产生十六进制配置文件，Start起始地址设为0，Count计数设为Up递增方式。如图16所示。此文件可用于单片机与EPROM构成的FPGA配置电路系统。图16 程序文件选项卡(4) 选择目标器件闲置管脚的状态单击图16中的Unused Pins选项卡，可根据实际需要选择目标器件空闲管脚的状态，有三种状态可供选择：作为输入并呈高阻状态、作为输出并呈低电平状态、作为输出并呈不确定状态。也可以对空闲管脚不作任何选择，而由编程器自动配置。如图17所示。图17空闲管脚设置选项卡4. 编译1编译单击标题栏中的ProcessingStart pilation选项，启动全程编译
14、。编译包括对设计输入的多项处理操作，其中包括排错、数据网表文件提取、逻辑综合、适配、装配文件仿真文件与编程配置文件生成，以与基于目标器件的工程时序分析等。如果工程文件中有错误，在下方的信息栏中会显示出来。可双击此条提示信息，在闪动的光标处或附近仔细查找，改正后存盘，再次进展编译，直到没有错误为止。编译成功的标志是所有进程都完成，如图18所示。图18编译进程信息2 阅读编译报告编译成功后可以看到编译报告，如图19所示。左边栏目是编译处理信息目录，右边是编译报告。这些信息也可以在Processing菜单下的pilation Report处见到。图19编译报告5. 仿真仿真就是对设计项目进展一项全面
15、彻底的测试，以确保设计项目的功能和时序特性符合设计要求，保证最后的硬件器件的功能与原设计相吻合。仿真可分为功能仿真和时序仿真。功能仿真只测试设计项目的逻辑行为，而时序仿真不但测试逻辑行为，还测试器件在最差条件下的工作情况。(1) 建立波形文件与MAX+plus仿真操作一样，仿真前必须建立波形文件。单击FileNew选项，打开文件选择窗口。然后单击Other Files选项卡，选择其中的Vector Waveform File选项。如图20所示。图20新文件选择(2) 打开波形编辑器单击图20中的【OK】按钮，即出现空白的波形编辑器，如图21所示。图21波形编辑器为了使仿真时间设置在一个合理的时
16、间区域上，单击EditEnd Time选项，在弹出窗口中的Time输入框键入50，单位选us，即整个仿真域的时间设定为50微秒，如图22所示。图22仿真时间设置单击【OK】按钮。完毕设置后，要将波形文件存盘。单击FileSave as选项，将波形文件以文件名ex1_v.vwf默认名存入文件夹D:Designs中。(3) 输入信号节点单击ViewUtility WindowsNode Finder选项，会打开一个对话框。在该对话框的Filter空白栏中选Pins：all，然后点击【list】按钮。在下方的Nodes Found窗口中会出现了设计工程的所有端口管脚名，如图23所示。图23管脚编辑用
17、鼠标将输入端口节点A、B和输出信号节点C逐个拖到波形编辑窗口，如图24所示。图24波形编辑单击图23中的关闭按钮，关闭Node Finder窗口。(4) 编辑输入波形波形编辑器的按钮操作方法与MAX+plus一样。利用这些按钮，分别给输入管脚编辑波形，如图25所示。图25已编辑输入波形(5) 启动仿真与阅读仿真报告单击标题栏中的ProcessingStart Simulation选项，即可启动仿真器。如图26所示。图26仿真结果从图26中可以看出，本次设计与门的输出有着明显的延时。单击左侧的栏目，能够打开仿真报告利用Quartus II软件平台的仿真功能来对所设计的电子线路系统进展时序仿真，以
18、检测所设计的系统是否能够实现预期的功能，以便对源程序进展修改。完成整体电子线路系统的设计工作后，新建vwf仿真文件，对所设计的电子线路系统进展功能仿真，检测电子线路系统的正确性。计数模数为16的功能仿真波形以上是以10进制和16进制计数模式为例的功能仿真波形在，从图中可看出所设计的电子线路系统可实现正确功能，即该电子线路系统的设计是正确的。在仿真过程中由于源程序中时钟分频过大，会导致看不到波形，所以需要修改分频参数，降低分频数，以使在仿真过程中能够看到完整波形，仿真正确后再改回原来的参数。在仿真过程中，可根据需要设置仿真时间长度，以看到更多的仿真波形，有利于从仿真波形中检测所设计的电子线路系统的正确性。参考文献1 伍时和主编，数字电子技术根底，：清华大学2 松等编著，EDA技术与VHDL，：清华大学3 宗伯等译，VHDL设计表示和综合，：机械工业，20024 颂华编著，电子线路EDA仿真技术，：交通大学，20085 邢建平编著，VHDL程序设计教程，：清华大学，20056 徐志军编著，CPLD/FPGA的开发与应用，：电子工业，2002
